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第4章_Avalon总线规范(上)报告
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第4章 Avalon总线规范
计算机总线的分类：
（1）按相对于CPU或其它芯片的位置可分为：片内总线、片外总线?；
（2）按总线的功能可分为：地址总线、数据总线、控制总线 ； （3）按总线的层次结构可分为：CPU总线、存储总线、系统总线、外部总线；
Avalon 总线
Avalon总线由ALTERA公司提出，用于在基于FPGA的片上系统中连接片内处理器和片内外设的总线结构。 连接到Avalon总线的设备分为主从设备，并各有其工作模式。
Avalon总线本身是一个数字逻辑系统，它在实现“信号线汇接”这一传统总线功能的同时，增加了许多内部功能模块，引用了很多新的方法，比如从端仲裁模式，多主端工作方式，延时数据传输，这些功能使得在可编程逻辑器件中可以灵活的实现系统增减和IP复用。
Avalon总线是一个设计用于在基于FPGA的片上系统中连接片内处理器和片内外设的总线结构。
设计这样一个系统总线结构，主要考虑了一下三个目标：
1.简化片上系统的互联规则，提供一种易用的接口。
2.为总线逻辑优化节省系统资源。
3.同步工作模式。
Avalon总线是用于处理器与片内/外外设互连的技术，这就决定了Avalon总线具有以下的一些特点：
简单性，易于理解、易于使用。 占用资源少，减少对FPGA片内资源的占用。 高性能，Avalon总线可以在每一个总线时钟周期完成一次数据传输。 专用的地址总线、数据总线和控制总线：这样Avalon总线模块和片上逻辑之间的接口的得以简化，Avalon外设不需要识别数据和地址周期。
to be continued
continue 支持高达1024位的数据宽度，支持不是2的偶数幂的数据宽度。 支持同步操作，所有Avalon外设的接口与Avalon交换架构的时钟同步，不需要复杂的握手/应答机制。简化了Avalon接口的时序行为，而且便于集成高速外设。 支持动态地址对齐，可以处理具有不同数据宽度的外设间的数据传输，Avalon总线的自动地址对齐功能将自动解决数据宽度不匹配的问题，不需要设计者的干预。 Avalon总线规范是一个开放的标准，用户可以在未经授权的情况下使用Avalon总线接口来自定义外设。 Altera提供了Avalon的接口规范，供设计者开发自己的外设和更好地使用外设。该规范向读者描述了诸如微处理器、存储器、UART等主从外设的基于地址的读/写接口的基本知识。Avalon接口规范给出了主从外设间的端口连接关系，通信的时序关系，支持的多种传输方式。 设计者可以不去了解Avalon交换结构的实现细节，只要掌握其同外设相连接的接口。 4.2 Avalon总线基本概念 4.2.1 Avalon外设和交换架构 一个基于Avalon接口的系统会包含很多功能模块，这些功能模块就是Avalon存储器映射外设，通常简称Avalon外设。所谓存储器映射外设是指外设和存储器使用相同的总线来寻址，并且CPU使用访问存储器的指令也用来访问I/O设备。为了能够使用I/O设备，CPU的地址空间必须为I/O设备保留地址。 Avalon外设包括存储器，处理器、UART、PIO、定时器和总线桥等。还可以有用户自定义的Avalon外设，用户自定义的外设能称之为Avalon外设，要有连接到Avalon结构的Avalon信号。 Avalon外设分为主外设和从外设，能够在Avalon总线上发起总线传输的外设是主外设，从外设只能响应Avalon总线传输，而不能发起总线传输。主外设至少拥有一个连接在Avalon交换架构上的主端口，主外设也可以拥有从端口，使得该外设也可以响应总线上其它主外设发起的总线传输。 Avalon交换架构是一种可自动调整的结构，随着设计者不同设计而做出最优的调整。可以看到外设和存储器可以拥有不同的数据宽度，并且这些外设可以工作在不同的时钟频率。Avalon交换架构支持多个主外设，允许多个主外设同时在不同的从外设进行通信，增加了系统的带宽。这些功能的实现都是靠Avalon交换架构中的地址译码、信号复用、仲裁、地址对齐等逻辑实现的。 本章重点讨论Avalon外设和Avalon交换架构之间的互连，主要研究接口级的行为，不关注其内部实现。 4.2 Avalon总线基本概念 4.2.2 Avalon信号
Avalon接口定义了一组信号类型(片选、读使能、写使能、地址、数据等)，用于描述主/从外设上基于地址的读写接口。Avalon外设只使用和其内核逻辑进行接口的必需的信号，而省去其他会增加不必要的开销的信号。 4.2.2 Avalon信号 Avalon信号的可配置特性是Avalon接口与传统总线接口
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Avalon总线简介
导读：不同于传统的共享总线实现的规范，表中的信号类型都是高电平有效。Avalon接口也提供每个信号类型低电平有效的版本，在信号类型名后添加_n来表示。例如irq_n、read_n等。这对和那些低电平有效的片外逻辑相接口时非常有用。4.3.3.信号命名规则Avalon接口规范没有对Avalon外设上的信号指定命名的规则，Avalon外设上的信号的名字可以与信号类型名相同，或者也遵循系统级的命名规则
表中的信号类型都是高电平有效。Avalon接口也提供每个信号类型 低电平有效的版本，在信号类型名后添加 _n 来表示。例如irq_n、read_n等。这对和那些低电平有效的片外逻辑相接口时非常有用。
4.3.3. 信号命名规则
Avalon接口规范没有对Avalon外设上的信号指定命名的规则，Avalon外设上的信号的名字可以与信号类型名相同，或者也遵循系统级的命名规则。
在本章中，讨论Avalon传输的时候，信号名和信号类型名是相同的。
4.3.4 Avalon信号时序说明
Avalon接口是一个同步的协议。每个Avalon端口都与Avalon交换架构提供的时钟同步。所有的传输都与Avalon交换架构的时钟同步发生，并在时钟上升沿启动。
一个同步的接口并不意味着所有的信号都是时序的信号，Avalon的信号可以是基于同步于系统交换结时钟的寄存器的输出的组合逻辑。所以除了clk信号之 外，Avalon外设对其它的Avalon信号边沿不敏感。对任何的同步设计来说，Avalon外设必须只响应在时钟上升沿达到稳定状态的信号，，并且在 时钟上升沿产生稳定的输出。
也能够将片外的异步外设，比如片外存储设备，同系统交换架构相接口，但需要一些设计上的考虑。由于Avalon交换架构的同步操作，Avalon信号只在 Avalon接口时钟的时间间隔发生翻转。而且，如果异步的信号直接同Avalon交换架构的输入相连，设计者要确保信号在时钟的上升沿是稳定的。
Avalon接口没有固定的或者最高的性能。接口是同步的，并且可以被交换架构提供的任意频率的时钟驱动。最高性能取决于外设的设计和系统的实现。 不同于传统的共享总线实现的规范，Avalon接口没有指定任何的物理和电气特性。
4.3.5 传输属性
不是所有的Avalon主/从端口都使用相同的信号类型，因此不同的Avalon端口具有不同的传输能力。Avalon接口规范定义了一套传输属性。一个 特定的Avalon主/从端口可以支持一个或多个传输属性，这取决于外设的设计。外设支持的传输属性在设计时确定，在传输过程中不会改变。
Avalon接口规范定义了Avalon端口支持的如下的传输属性：
等待周期：固定或可变（只对从端口）；
流水线：固定或可变的延迟；
建立和保持时间（只对从端口）；
基本传输提供了一个参照点，来描述每一个属性对端口和信号行为的影响。
使用一个特定的端口属性会产生下面的影响：
改变特定信号的行为；
需要一个或多个的信号类型来实现该属性。
Avalon端口可以同时支持多个属性。例如，一个Avalon从端口可能支持具有可变等待周期的流水线传输。
一些属性不能和其它属性共同使用，这些限制在传输属性的讨论中会说明。
一个主从端口对中的主端口和从端口可以有不同的传输属性。Avalon交换架构同主/从端口通信时，使用该端口指定的属性，并且必要时要进行从主端口到从端口的属性转换。这样，Avalon外设可以独立于系统中其它的外设属性进行设计。
4.4.1 从端口信号详述 所有从端口传输都很重要的信号
1.address信号
2. readdata和writedata信号
3. chipselect、read和write信号
4. byteenable和writebyteenable
5. begintransfer信号
32位的从端口使能信号 4.4.2从端口读传输 4.4.2.1 从端口基本读传输
基本的读传输是其它的Avalon读传输的参考，基本的读传输没有传输规范中的任何的传输属性。从端口基本读传输由Avalon交换架构发起，从 Avalon从端口传输一个数据单元（外设的数据端口全宽度）到Avalon交换架构。传输在一个时钟周期内完成。
从端口基本读传输
从端口基本读传输只适用于异步从外设，如异步存储器。只要外设被选中和/或地址发生了变化，外设就必须立刻返回数据。readdata信号线必须在下一个 时钟上升沿之前保持稳定。同步外设要锁存它们的输入和输出信号，必须要用到等待周期和/或流水线属性。片上的Avalon外设通常使用同步的、锁存的接 口，该接口至少需要一个周期用来捕获地址。 4.4.2.2 等待周期
等待周期延长读传输的时间，允许从端口使用一个或多个的时钟周期来捕获地址和/或返回有效的readdata，但是等待周期会影响从端口的吞吐量。例如， 一个持续的序列采用0等待周期的传输，可以达到最大的吞吐量――一个周期一次传输。如果传输采用具有一个等待周期的传输，最大的吞吐量为每两个周期一次传 输。从端口读传输有两种类型的等待周期：固定的和可变的。
具有一个等待周期的从端口读传输时序图
具有可变等待周期的从端口读传输 (A)第一个周期在clk的上升沿开始。
(B) Avalon交换架构发出地址和read信号。
(C) Avalon交换架构对地址进行译码，然后驱动chipselect信号。
(D) 从端口在下一个clk的上升沿置waitrequest信号有效。
(E) Avalon交换架构在clk的上升沿采样waitrequest， waitrequest是有效的，所以在此时钟沿 readdata没被捕获。
(F) waitrequest可能会持续一个不确定数目的周期。
(G) 从端口提供有效的readdata。
(H) 从端口置waitrequest无效。
(I) Avalon交换架构在下一个clk的上升沿捕获readdata，读传输就此结束。下一个周期在此开始，另一次传输也可由此开始。
4.4.2.3建立时间
一些外设，如大多数常用的片外异步外设，在发出read信号之前，需要地址和chipselect信号先稳定一段时间。具有建立时间的Avalon传输可 以满足上述的建立时间的要求。具有建立时间的读传输所使用的信号和基本读传输使用的信号相同，不同点只是在信号的时序。
具有建立时间和固定等待周期的从端口读传输 (A) 传输在clk的上升沿开始，第一个（也是唯一的）建立时间的周期在此开始。
(B) Avalon交换架构发出有效的address和byteenable，但保持read无效。
(C) Avalon交换架构对地址译码，并发出chipselect信号。
(D)建立时间的周期在 clk的上升沿结束，等待周期开始。
(E) Avalon交换架构置read有效。
(F) clk的上升沿标志等待周期的结束。
(G) 从端口提供有效的readdata。
(H) Avalon交换架构在clk的上升沿捕获readdata，传输就此结束。下一个周期开始，另一次传输也可以开始。
4.4.3 从端口写传输
4.4.3.1 从端口基本写传输
从端口基本写传输是其它从端口写传输的基础，它不含Avalon接口规范允许的任何传输属性。从端口基本写传输由Avalon交换架构发起，并由 Avalon交换架构到从端口传输一个数据单元，传输需要一个时钟周期。如果writedata的宽度大于一个字节，使用byteenable来实现对 writedata内的特定字节进行写操作。如果从端口没有使用byteenable，则所有的字节段在传输期间都是使能的。
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Avalon总线信号（2）
《Altera FPGA工程师成长手册》第9章SOPC系统构架，本章主要从Nios II处理器体系结构和Avalon总线两个方面讲述了SOPC系统构架。首先讲述了Nios II处理器的内部结构和各个功能模块，然后讲述了Avalon总线结构、规范、基本概念。本节为大家介绍Avalon总线信号。
作者：陈欣波来源：清华大学出版社| 13:48
9.5.3& Avalon总线信号（2）
注：如果从端口使用动态地址对齐，信号宽度必须是2的幂，如果从端口同时使用readdata和writedata信号，这两个信号的宽度必须相等。
Avalon总线规范不规定Avalon外设信号的命名规则。不同信号类型的作用是预先定义的，信号的名称由外设决定。信号可以按照它的信号类型来命名，也可以遵照系统级的命名规范。
表中列举的信号类型都是高电平有效。Avalon总线还提供了各个信号类型的反向形式。在ptf声明中，在信号类型名称后面添加"_n"，便可将对应的端口声明为低电平有效。这方便了许多使用低电平有效逻辑的片外外设。不论外设实现在系统模块的内部还是外部，Avalon总线信号及操作都是一样的。在内部实现的情况下，SOPC Builder自动将外设的主端口或从端口连接到Avalon总线模块。在外部实现的情况下，用户必须手工地将主端口或从端口连接到系统模块。在任何情况下，Avalon总线信号的行为都是相同的。
2．Avalon主端口信号
Avalon主端口信号类型如表9.7所示。
表9.7& Avalon主端口信号类型
注意：如果主端口同时使用readdata和writedata信号，则两个信号的宽度必须相等。
在这里，Avalon从端口没有任何信号是必需的。而Avalon主端口必须有三个信号：clk、address、waitrequest。Avalon接口是一个同步的协议，Avalon主端口和从端口都与Avalon交换架构提供的时钟CLK同步，同步不意味着所有的信号都是时序信号。Avalon外设只对CLK的边沿敏感，对其他信号的边沿不敏感。Avalon接口没有固定的或最高的&&&& 性能。
接口是同步的，可以被交换架构提供的任意频率的时钟驱动。最高性能取决于外设的设计和系统的实现。不同于传统的共享总线实现的规范，Avalon接口没有指定任何的物理和电气特性。所有的传输都与Avalon交换架构的时钟CLK同步，并在时钟CLK上升沿启动。
【责任编辑： TEL：（010）】&&&&&&
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