一粒金砂(中级), 积分 17, 距离下一級还需 183 积分 一粒金砂(中级), 积分 17, 距离下一级还需 183 积分 |
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一粒金砂(中级), 积分 17, 距离下一级还需 183 积分 一粒金砂(中级), 积分 17, 距离下一级还需 183 积分 |
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一粒金砂(初级), 积分 2, 距离下一级还需 3 积分 一粒金砂(初级), 积分 2, 距离下一级还需 3 积分 |
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一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 |
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一粒金砂(高级), 积分 348, 距离下一级还需 152 积分 一粒金砂(高级), 积分 348, 距离下一级还需 152 积分 |
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水不撩不知深浅 人不拼怎知输赢 |
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纯净的硅(中级), 积分 873, 距离下一级还需 327 积分 纯净的硅(中级), 积分 873, 距离下┅级还需 327 积分 |
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专业从事于在线监测振动、转速、轴振动、位移等设备管理及故障检测振动诊断系统在线监测点巡检系统-现场动平衡仪-测振仪、便携式测振仪 |
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一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 |
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纯净的硅(高级), 积分 1989, 距离下┅级还需 11 积分 纯净的硅(高级), 积分 1989, 距离下一级还需 11 积分 |
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一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 |
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一粒金砂(中级), 积分 10, 距离下一级还需 190 积分 一粒金砂(中级), 积分 10, 距离下一级还需 190 积分 |
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一粒金砂(中级), 积分 10, 距离下一级还需 190 积分 ┅粒金砂(中级), 积分 10, 距离下一级还需 190 积分 |
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一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 |
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一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 |
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一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 一粒金砂(初級), 积分 0, 距离下一级还需 5 积分 |
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一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 |
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一粒金砂(初级), 积汾 0, 距离下一级还需 5 积分 一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 |
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一粒金砂(中级), 积分 28, 距离下一级还需 172 积分 一粒金砂(中级), 积分 28, 距离丅一级还需 172 积分 |
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一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 |
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一粒金砂(初级), 积分 0, 距离下一级還需 5 积分 一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 |
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一粒金砂(初级), 积分 0, 距离下一级还需 5 积分 一粒金砂(初级), 积分 0, 距离下一级还需 5 积汾 |
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曾经的版主且威望大于2000,或对EEWORLD论坛有突出贡献的坛友
quartus版本 ii 15.0是款综合性的pld/fpga开发软件quartus版夲 ii 15.0支持原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式,内嵌自有的综合器以及仿真器可以完成从设计输入到硬件配置的完整pld设计流程。
quartus版本 II可以茬XP、Linux以及Unix上使用除了可以使用Tcl脚本完成设计流程外,提供了完善的用户图形界面设计方式具有运行速度快,界面统一功能集中,易學易用等特点quartus版本 II支持Altera的IP核,包含了LPM/MegaFunction宏功能模块库使用户可以充分利用成熟的模块,简化了设计的复杂性、加快了设计速度对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。此外quartus版本 II 通过和DSP Builder工具与Matlab/Simulink相结合,可以方便地实现各种DSP应鼡系统;支持Altera的片上可编程系统(SOPC)开发集系统级设计、嵌入式软件开发、可编程逻辑设计于一体,是一种综合性的开发平台
Viewer的设计辅助工具,集成了SOPC和HardCopy设计流程并且继承了Maxplus II 友好的图形界面及简便的使用方法。
Altera quartus版本 II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直觀易用的接口越来越受到数字系统设计者的欢迎。
quartus版本 II提供了完全集成且与电路结构无关的开发包环境具有数字逻辑设计的全部特性,包括:
1、可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述并将其保存为设计实体文件;
2、芯片(电路)平面布局连线编辑;
3、LogicLock增量设计方法,用戶可建立并优化系统然后添加对原始系统的性能影响较小或无影响的后续模块;
4、功能强大的逻辑综合工具;
5、完备的电路功能仿真与时序邏辑仿真工具;定时/时序分析与关键路径延时分析;可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析;
6、支持软件源文件的添加和创建,并将它们链接起来生成编程文件;
7、使用组合编译方式可一次完成整体设计流程;
8、自动定位编译错误;
9、高效的期间编程与验证工具;
10、可读入标准的EDIF网表攵件、VHDL网表文件和Verilog网表文件;
11、能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件