由JK触发器组成的4位异步二进制加法计数器
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摘要: 必须满足二进制加法原则：逢二进一（1+1=10，即Q由1加1→0时有进位）；各触发器应满足两个条件：每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。 控制触发器的CP端，只有当低位触发器Q由1→0（下降沿）时，应向高位CP端输 ...
必须满足二进制加法原则：逢二进一（1+1=10，即Q由1加1→0时有进位）；各触发器应满足两个条件：每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。 控制触发器的CP端，只有当低位触发器Q由1→0（下降沿）时，应向高位CP端输出一个进位信号（有效触发沿），高位触发器翻转，计数加1。由JK触发器组成4位异步二进制加法计数器。
① 逻辑电路JK触发器都接成T′触发器，下降沿触发。
图1 由JK触发器组成的4位异步二进制加法计数器
（a）逻辑图；（b）工作波形
② 工作原理异步置0端上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q0＝0000状态。在计数过程中， 为高电平。只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿， T′的状态便翻转。
③ 状态转换顺序表如下表所示。电路为十六进制计数器。④ 工作波形（又称时序图或时序波形）如图1所示.
输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。一位二进制计数器就是一个2分频器，16进制计数器即是一个16分频器。四位二进制加法计数器 状态转换顺序表:
计 数 器 状 态
Q3 Q2 Q1 Q0
图2为由D触发器组成的4位异步二进制加法计数器的逻辑图。由于D触发器用输入脉冲的上升沿触发，因此，每个触发器的进位信号由 端输出。其工作原理与上类似。
图2 由D触发器组成的4位异步二进制加法计数器
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触发器,时序逻辑电路习题答案...的文档，希望对您的工作和学习有所帮助。以下是文档介绍：第 4 章触发器4.3 若在图 4.5 电路中的 CP、S、R 输入端,加入如图 4.27 所示波形的信号,试画出其Q 和Q 端波形,设初态Q =0。图 4.27 题 4.3 图解:图 4.5 电路为同步 RS 触发器,分析作图如下:4.5 设图 4.28 中各触发器的初始状态皆为 Q=0,画出在 CP 脉冲连续作用下个各触发器输出端的波形图。图 4.28 题 4.5 图解: QQnn1 11 QQnn2 12 QQnn3 13 QQnn4 14 QQnn5 15 QQnn6 16 4.6 试写出图 4.29(a)中各触发器的次态函数(即 Q1n+1、 Q2n+1与现态和输入变量之间的函数式),并画出在图 4.29(b)给定信号的作用下 Q1 、Q2 的波形。假定各触发器的初始状态均为 Q=0。图 4.29 题 4.6 图解:由图可见:QBAABQnn1 11 )( BAQn1 24.7 图 4.30(a)、(b)分别示出了触发器和逻辑门构成的脉冲分频电路,CP 脉冲如图4.30(c)所示,设各触发器的初始状态均为 0。(1)试画出图(a)中的 Q1、Q2 和 F 的波形。(2)试画出图(b)中的 Q3、Q4 和 Y 的波形。图 4.30 题 4.7 图解: (a) QQnn2 11 QQnn1 12 QF 1CP
R2 = Q1 低电平有效(b) QQQnnn43 13 QQQnnn43 14 QQY nn43CP3= CP 上降沿触发 CP4= CP 下降沿触发4.8 电路如图 4.31 所示,设各触发器的初始状态均为 0。已知 CP 和 A 的波形,试分别画出 Q1、Q2 的波形。图 4.31 题 4.8 图解:由图可见QQnn1 11 QQAQnnn21 12 4.9 电路如图 4.32 所示,设各触发器的初始状态均为 0。已知 CP1、CP2 的波形如图示,试分别画出 Q1、Q2 的波形。图 4.32 题 4.9 图解: 11 1 Qn11 2 QnQR D 21
QR D 12 第 5 章时序逻辑电路5.1 分析图 5.39 时序电路的逻辑功能,写出电路的驱动方程、状态方程,设各触发器的初始状态为 0,画出电路的状态转换图,说明电路能否自启动。图 5.39 题 5.1 图解: 驱动方程:J0=K0=1, J1=K1=Q0, J2=K2=Q0Q1状态方程: QQnn0 10 , QQQQQnnnnn1010 11 , QQQQQQQnnnnnnn 状态转换图:功能:同步三位二进制加法计数器,可自启动。5.5 用 JK 触发器和门电路设计满足图 5.43 所示要求的两相脉冲发生电路。图 5.43 题 5.5 图解: 分析所给波形,可分为 4 个状态,00、01、11、01、00,由于有 2 个状态相同但次态不同,在实现途径上采用设计一个 4 进制计数器,再通过译码实现。计数器采用同步二进制加法计数器,其状态方程如下:QQnn0 10 QQQQQnnn1010 11 采用 JK 触发器,把上述状态方程与其特性方程比较系数,可见 J0=K0=1,J1=K1= Q0,设计电路如下:分析图示电路,可得其工作波形如下所示,可见满足题目要求。5.6 试用双向移位寄存器 74194 构成 6 位扭环计数器。解:作状态转换图如下:用 74194 实现,首先扩展成 8 位移位寄存器;其次反馈形成扭环形计数器;解决启动的方法可采用清零或者置数法。此处采用清零法。5.7 由 74290 构成的计数器如图 5.44 所示,分析它们各为几进制计数器。图 5.44 题 5.7 图解:CP1=CP, S91= S92=0,R01= R02= Q3。电路的基本连接形式是 5 进制计数器,采用反馈清零法形成 4 进制计数器。其状态转换图如下:CP1=CP, S91= S92=0,R01= Q1 ,R02= Q2。电路的基本连接形式是 5 进制计数器,采用反馈清零法形成 3 进制计数器。其状态转换图如下:CP0=CP, CP1= Q0,S91= S92=0,R01=R02= Q3。电路的基本连接形式是 10 进制计数器,采用反馈清零法形成 8 进制计数器。其状态转换图如下:CP0=CP, CP1= Q0,S91= S92=0,R01= Q0,R02= Q3。电路的基本连接形式是 10进制计数器,采用反馈清零法形成 9 进制计数器。其状态转换图如下:5.8 试画出图 5.45 所示电路的完整状态换图。图 5.45 题 5.8 图解:EP=ET= 1,RD=1,LD= Q2,DCBA= Q3100。电路采用反馈置数法,且 2 次所置的数不同。采用反馈置数法形成 10 进制计数器。其状态转换图如下:试用 74161 设计一个计数器,其计数状态为 。解: 作状态转换图,并作电路图如下:5.10 试分析图 5.46 所示电路,画出它的状态图,说明它是几进制计数器。图 5.46 题 5.10 图解: 分析图示电路,可见采用反馈清零法实现 10 进制计数器,其状态转换图如下:5.11 试用 74160 构成二十四进制计数器,要求采用两种不同的方法。解:74160 为同步 10 进制加法计数器,功能表及管脚与 74161 相同。实现 24 进制计数器的途径是:先用 2 片 74160 扩展为 100 进制计数器,然后采用反馈清零法或者反馈置数法实现 24 进制计数器。反馈清零法:LD=1,反馈置数法:RD=1, DCBA=0000讨论: 也可用 74160 分别实现 4 进制和 6 进制计数器,然后级联;或者分别实现3 进制和 8 进制计数器,然后级联。5.12 试设计一个能产生 110 的序列脉冲发生器。解:采用计数器+ 数据选择器的实现途径。按题意应有一个 15 进制计数器和一个 16 选 1 数据选择器。计数器采用 74161 通过反馈置数法实现,数据选择器采用 2 片 74151扩展构成。电路图如下:5.13 设计一个灯光控制逻辑电路。要求红、绿、黄三种颜色的灯在时钟信号作用下按表 5.14 规定的顺序转换状态。表中的 1 表示灯“亮”,0 表示灯“灭”。解:分析题目要求,方案一可用 8 进制计数器和 3 个数据选择器实现;方案二用计数器和门电路实现。此处采用方案二设计电路如下。5.14 试用 JK 触发器和与非门设计一个 11 进制加计数器。解:作状态转换表如下:K0=1 5.15 试用 JK 触发器(具有异步清零功能)和门电路采用反馈清零法设计一个 9进制计数器。解:依据题意,先用 4 个 JK 触发器组成 4 位二进制计数器,然后利用反馈清零法实现 9 进制计数器。上述电路存在的问题是:如果 FF0 或者 FF3 先清零,则 RD 端的清零信号消失,FF1、FF2 可能达不到清零的目的。改进的电路如下图所示,电路中利用了基本 RS 触发器的记忆功能。1播放器加载中，请稍候...
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触发器,时序逻辑电路习题答案....doc
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第 4 章触发器4.3 若在图 4.5 电路中的 CP、S、R 输入端,加入如图 4.27 所示波形的信号,试画出其Q 和Q 端波形,设初态Q =0。图 4.27 题 4.3 图解:图 4.5 电路为同步 RS 触发器,分析作图如下:4.5 设图 4.28 中各触发器的初始状态皆为 Q=0,画出在 CP 脉冲连续作用下个各触发器输出端的波形图。图 4.28 题 4.5 图解: QQnn1 11 QQnn2 12 QQnn3 13 QQnn4 14 QQnn5 15 QQnn6 16 4.6 试写出图 4.29(a)中各触发器的次态函数(即 Q1n+1、 Q2n+1与现态和输入变量之间的函数式),并画出在图 4.29(b)给定信号的作用下 Q1 、Q2 的波形。假定各触发器的初始状态均为 Q=0。图 4.29 题 4.6 图解:由图可见:QBAABQnn1 11 )( BAQn1 24.7 图 4.30(a)、(b)分别示出了触发器和逻辑门构成的脉冲分频电路,CP 脉冲如图4.30(c)所示,设各触发器的初始状态均为 0。(1)试画出图(a)中的 Q1、Q2 和 F 的波形。(2)试画出图(b)中的 Q3、Q4 和 Y 的波形。图 4.30 题 4.7 图解: (a) QQnn2 11 QQnn1 12 QF 1CP
R2 = Q1 低电平有效(b) QQQnnn43 13 QQQnnn43 14 QQY nn43CP3= CP 上降沿触发 CP4= CP 下降沿触发4.8 电路如图 4.31 所示,设各触发器的初始状态均为 0。已知 CP 和 A 的波形,试分别画出 Q1、Q2 的波形。图 4...
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基于FPGA的多种分频设计与实现，Verilog硬件描述语言，FPGA，半整数分频器
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分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。
1 整数分频器的设计
1.1 偶数倍分频
偶数分频器的实现非常简单，通过计数器计数就完全可以实现。如进行N倍偶数分频，就可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N／2-1时，输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟从零开始计数。以此循环，就可以实现任意的偶数分频。图1所示是占空比为1：1的36分频的仿真波形图。
1.2 奇数倍分频
奇数倍分频有两种实现方法，其中之一完全可以通过计数器来实现，如进行三分频，就可通过待分频时钟上升沿触发计数器来进行模三计数，当计数器计数到邻近值时进行两次翻转。比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。这样，就在计数值邻近的1和2进行了两次翻转。如此便实现了三分频，其占空比为1／3或2／3。
占空比1／15的15分频设计的主要代码如下： 如果要实现占空比为50％的三分频时钟，则可通过待分频时钟下降沿触发计数，并以和上升沿同样的方法计数进行三分频，然后对下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算。即可得到占空比为50％的三分频时钟这是奇数分频的第三种方法。这种方法可以实现任意的奇数分频。如将其归类为一般的方法：对于实现占空比为50％的N倍奇数分频，首先要进行上升沿触发以进行模N计数，计数选定到某一个值再进行输出时钟翻转，然后过(N-1)／2再次进行翻转，就可得到一个占空比非50％的奇数n分频时钟。再同时进行下降沿触发的模N计数，当其到达与上升沿触发输出时钟翻转选定值相同时，再进行输出时钟翻转，同样，经过(N-1)／2时，输出时钟再次翻转以生成占空比非50％的奇数n分频时钟。将这两个占空比非50％的n分频时钟相或运算，就可以得到占空比为50％的奇数n分频时钟。图2所示是占空比为1：1的3分频电路原理图。图3为其仿真波形。
2 半整数分频器设计
进行n+0.5分频一般需要对输入时钟先进行操作。其基本设计思想是：首先进行模n的计数，在计数到n-1时，将输出时钟赋为'1'，而当回到计数0时，又赋为0，这样，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即可实现n+0.5分频时钟。因此，保持n-1为半个时钟周期即是该设计的关键。从中可以发现，因为计数器是通过时钟上升沿计数，故可在计数为n-1时对计数触发时钟进行翻转，那么，时钟的下降沿就变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿，也就是说，计数值n-1只保持了半个时钟周期。由于时钟翻转下降沿变成上升沿，因此，计数值变为0。所以，每产生一个n+0.5分频时钟的周期，触发时钟都要翻转一次。图4给出了通用的半整数分频器的电路原理图。
图5所示是一个分频系数为2.5的分频器电路，该电路是用FPGA来设计半整数分频器的。它由模3计数器、异或门和D触发器组成。图6是其仿真波形图。
3 任意整数带小数分频
任意整数带小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。若设计一个分频系数为10.1的分频器，即可以将分频器设计成9次10分频和1次11分频，这样，总的分频值为：
F=(9×10+1×11)／(9+1)=10.1
从这种实现方法的特点可以看出，由于分频器的分频值不断改变，分频后得到的信号抖动一般较大。当分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。一般而言，这种分频由于分频输出的时钟脉冲抖动很大，故在设计中的使用已经非常少。但是，这也是可以实现的。
利用本文介绍的方法可在对时钟要求比较严格的FPGA系统中，用FPGA内嵌的锁相环资源来实现分频。该设计方法简单方便、节约资源、可移置性强、便于系统升级，因此，在时钟要求不太严格的系统中应用非常广泛，同时在以后的FPGA设计发展中也有很大的应用空间。恩智浦半导体大中华区产品市场经理陈筠仪表示，恩智浦AC/DC快充解决方案在充...
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用JK-FF触发器实现的3分频电路
来源：本站整理
作者：佚名日 07:41
[导读] 图2是3分频电路，用JK-FF实现3分频很方便，不需要附加任何逻辑电路就能实现同步计数分频。但用D-FF实现3分频时，必须附加译码反馈电路，如图2所示的译码复位电路，强制计数状态
图2是3分频电路，用JK-FF实现3分频很方便，不需要附加任何逻辑电路就能实现同步计数分频。但用D-FF实现3分频时，必须附加译码反馈电路，如图2所示的译码复位电路，强制计数状态返回到初始全零状态，就是用NOR门电路把Q2，Q1=“11B”的状态译码产生“H”电平复位脉冲，强迫FF1和FF2同时瞬间（在下一时钟输入Fi的脉冲到来之前）复零，于是Q2，Q1=“11B”状态仅瞬间作为“毛刺”存在而不影响分频的周期，这种“毛刺”仅在Q1中存在，实用中可能会造成错误，应当附加时钟同步电路或阻容低通滤波电路来滤除，或者仅使用Q2作为输出。D-FF的3分频，还可以用AND门对Q2，Q1译码来实现返回复零。
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