FPGA、DSP、继电器、电容电阻电感、电感、电阻，我们测试产品比较多，这种情况可以做测试系统吗

来源：蜘蛛抓取(WebSpider) 时间：2019-11-28 07:55 标签： 电容电阻电感

引言　　随着同防工业对精确制導武器要求的不断提高武器系统总体设计方案的日趋复杂，以及电子元器件水平的飞速发展导引头信号处理器的功能越来越复杂，硬件规模越来越大．处理速度也越来越高．而且产品的更新速度加快生命周期缩短。实现功能强、性能指标高、抗干扰能力强、工作稳定鈳靠、体积小、功耗低、结构紧凑合理符合弹载要求的导引头信号处理器已经势在必行过去单一采用DSP处理器搭建信号处理器已经不能满足

　　随着同防工业对精确制导武器要求的不断提高，武器系统总体设计方案的日趋复杂以及电子元器件水平的飞速发展。导引头信号處理器的功能越来越复杂硬件规模越来越大．处理速度也越来越高．而且产品的更新速度加快，生命周期缩短实现功能强、性能指标高、抗干扰能力强、工作稳定可靠、体积小、功耗低、结构紧凑合理符合弹载要求的导引头信号处理器已经势在必行。过去单一采用DSP处理器搭建信号处理器已经不能满足要求．FPGA+DSP的导引头信号处理结构成为当前以及未来一段时间的主流

　　FPGA和DSP处理器具有截然不同的架构，在┅种器件上非常有效的算法．在另一种器件上可能效率会非常低如果目标要求大量的并行处理或者最大的多通道流量，那么单纯基于DSP的硬件系统就可能需要更大的面积成本或功耗。一个FPGA仅在一个器件上就能高提供多达550个并行乘法和累加运算从而以较少的器件和较低的功耗提供同样的性能。但对于定期系数更新决策控制任务或者高速串行处理任务，FPGA的优化程度远不如DSP

　　FPGA+DSP的数字硬件系统正好结合了兩者的优点，兼顾了速度和灵活性本文以导引头信号处理系统为例说明FPGA+DSP系统中FPGA的关键技术。

　　本系统南一片FPGA和一片DSP来组成FPGA在实时并荇计算实现标准数字信号处理算法的能力远强于DSP，因此数字接收系统信号处理要用到的FIR滤波、FFT、IFFT等算法在FPGA中实现要远快于用DSP，且FPGA厂商提供了非常丰富易用的能实现数字信号处理的参数Core．可以大大简化开发过程而且，FPGA支持丁程师设计高度并行的架构以及有大量乘法器和存儲器资源因此将数字下变频(DDC)，脉压(PC)动目标检测(MTD)，恒虚警处理(CFAR)等也在FPGA中实现可有效提高实时性，集成度和稳定性而DSP用来进行其他复雜信号处理，比如自动目标识别、抗干扰等

　　FPGA和DSP的通信通过32位的数据总线联通。FPGA通过此数据总线把柃测得到的目标信息传递给DSP做后续處理DSP则通过数据总线传递控制信息。

　　3 FPGA设计中的关键技术

　　3．1 跨时钟域的设计

　　只有最初级的逻辑电路才使用单一的时钟大多數与数据传输相关的应用都有与牛俱来的挑战，即跨越多个时钟域的数据移动例如磁盘控制器、CDROM／DVD控制器、调制解调器、网卡以及网络處理器等。当信号从一个时钟域传送到另一个时钟域时出现在新时钟域的信号是异步信号。

　　在现代IC、ASIC以及FPGA设计中许多软件程序可鉯帮助工程师建立几百万门的电路。但这些程序都无法解决信号同步问题设计者需要了解可靠的设计技巧，以减少电路在跨时钟域通信時的故障风险

　　从事多时钟设计的第一步是要理解信号稳定性问题。当一个信号跨越某个时钟域时．对新时钟域的电路来说它就是一個异步信号接收该信号的电路需要对其进行同步。同步可以防止第一级存储单元(触发器)的亚稳态在新的时钟域里传播蔓延

　　亚稳态昰指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时既尤法预测该单元的输}}{电平，也无法预测何时輸出才能稳定在某个正确的电平上在这个稳定期问，触发器输出一些中间级电平或者可能处于振荡状态，并且这种尤用的输出电平可鉯滑信号通道上的各个触发器级联式传播下去

　　由于数据率比较低，而FPGA的工作频率可以很高所以在雷达信号处理机的FPGA设计中，势必偠引入跨时钟域的设计例如在某项口中，控制网络为10M．脉冲压缩工作时钟为200MMTD、CFAR为80M，是个典型的跨时钟域设计

　　3．1．2跨R寸钟域的处悝

　　现代IC与FPGA设计巾使用的综合工具可以保证设计能满足每个数字电路触发器对建立与保持时间的要求。然而异步信号却给软件提出了難题。对新的时钟域米说．从其它时钟域传柬的信号是异步的大多数综合丁具在判定算步信号是否满足触发器时序要求时遇到了麻烦。洇为它们不能确定触发器处于非稳态的时间所以它们也就不能确定从一个触发器通过组合逻辑到达下一个触发器的总延迟时间。所以朂好的办法是使用一些电路来减轻异步信号的影响。

　　同步措施归纳起来主要有两方面

　　1)对于跨越时钟域控制信号，用同步器来实現同步；

　　为了使同步工作能正常进行，从某个时钟域传来的信号应先通过原时钟域上的一个触发器然后不经过两个时钟域间的任哬组合逻辑，直接进入同步器的第一个触发器中(图3)这一要求非常重要，因为同步器的第一级触发器对组合逻辑所产生的毛刺非常敏感洳果一个足够长的信号毛刺正好满足建立一保持时问的要求，则同步器的第一级触发器会将其放行给新时钟域的后续逻辑送出一个虚假嘚信号。

　　一个经同步后的信号在两个时钟沿以后就成为新时钟域中的有效信号信号的延迟是新时钟域中的一到两个时钟周期。一种粗略的估算方法是同步器电路在新时钟域中造成两个时钟周期的延迟设计者需要考虑同步延迟将对跨时钟域的信号时序造成的影响。

　　2)对于跨越时钟域的数据总线要通过FIFO或RAM达到同步的目的。

　　数据在时钟域之间的传递是多个随机变化的控制信号在时钟域之间传递的┅种实例这种情况下，用同步器米处理同步问题往往不能收到满意的效果因为多位数据的变化将会使同步器的采样错误率大大增加。瑺用的数据同步方法有两种：一种是用握手信号；另一种是用FIFO一个时钟存数据。另一个时钟取数据

　　时钟域之间的数据传输用得最哆的是FIFO，采用Xilinx自带的FIFO核来实现比较简单方便图4足Xilinx提供的FIFO核的一个简单的示意图．wclk为写时钟，rclk为读时钟FIFO深度通过读写使能wen和ren控制。

　　實际应用过程中DSP和FPGA程序设计往往是由不同的设计人员分工完成，在最后系统联调时这两者之间的数据传输经常占用大量的调试时间，荿为约束工程进度的关键凶素因此，DSP与FPGA间接口和传输方式的选择与设计是系统设计中必须要考惑的问题。

　　导引头信号处理的一个特点是FPGA要传输给DSP的数据比较多，需要传递幅度信息和差支路数据等十几组数据．每组数据长度在512~2K，而且读取速度要求也比较高一般偠求百兆以上的读取频率。经过工程实践表明采用通过EDMA通道同步读取FIFO的方式实现通信是非常有效的方法。但是接口处的FIFO比较多而且读取速度有比较高，这势必导致FPGA内部对接口处资源的竞争甚至会导致时序的不满足。在实际工程调试中表现在DSP接收到的数据乱序周期循環甚至乱码。

　　要解决好FPGA和DSP的数据交互问题要注意以下两个方面。

　　3．2．1 三态门的设计

　　在本设计中DSP和FPGA的互连采用了总线连接嘚方式，数据交互是通过一个32位的双向数据总线来完成的而要实现双向总线，就需要使用FPGA构造三态总线了使用三态缓冲器实现高、低電平和高阻三个状态。

图5双向数据总线的三态门设计

　　本设计当中FPGA给DSP发中断信号，DSP在中断信号到来时根据系统要求，将不同的控制芓写入数据总线然后通过数据总线从FPGA中不同的FIFO中读取数据，这一切都通过DSP在地址线上给出不同的地址来完成为了合理分配总线的使用，设计当中使用这样的策略：利用片选信号aace3地址aaea[9：0]作为三态缓冲器的控制信号，由于DSP对FPGA的读写地址都不同当片选信号aace3有效时，FPGA根据地址来确定凑写方式以及读写那些信息否则置为高阻态，这样就避免了可能产生的的总线阻塞现象使DSP和FPGA之间的数据交互能够顺利进行，礻意图如图5所示

　　3．2．2 加有效的时序约束

　　由于接口FIFO比较多，为了合理分配FPGA内部接口处的资源满足系统的时序要求，需要加必要嘚时序约束因为本设计采用Xilinx公司芯片，所以需要加偏移约束2

　　偏置约束可以优化以下时延路径：从输入管脚到同步元件偏置输入；從同步元件到输出管脚偏置输出。为了确保芯片数据采样可靠和下级芯片之间正确交换数据需要约束外部时钟和数据输入输出引脚问的時序关系。偏置约束的内容告诉综合器布线器输入数据到达的时刻或者输出数据稳定的时刻，从而保证与下一级电路的时序关系更多關于约束的内容请参阅文献。

　　FPGA+DSP是同前导引头信号处理器中运用的最广泛的系统组成形式对速度以及灵活性的要求都能够很好的满足，文中所涉及到的跨时钟域设计以及数据接口方面的问题是这样的系统中FPGA设计存在的关键技术文中提出了详实的解决方法，而且工程应鼡已经证明了其有效性

　　本文作者创新点：依据工程实践经验，总结了在FPGA+DSP结构的雷达导引头信号处理中FPGA的关键问题并提出了详细的解决方案，并得到了工程验证

课程设计(论文)说明书 题 目：简易電阻电容电阻电感电感测量仪 院 （系）： 信息与通信学院 专 业： 信息对抗技术 学生姓名： 学 号： 指导教师： 职 称： 年 月 日 摘 要 随着电子工業的发展电子元器件急剧增加，电子元器件的适应范围也逐渐广泛起来在应用中我们常常需要测量电阻的大小。因此设计可靠，安铨便捷的电阻测量仪具有极大的现实必要性。 而单片机是目前设计应用中用得比较广泛的器件它可以通过软件编程来达到不同的效果，实现各种各样的不同功能具有灵活性强，可靠性高可扩展性好等优点。 在系统硬件设计中以MCS-51单片机为核心的电阻测量仪，将电阻使用振荡电路转化频率实现参数的测量电阻是采用555多谐振荡电路产生，将振荡频率送人STC89C52的计数端口通过定时并且计数可以计算出被测頻率，在通过该频率计算出被测参数 ………………………………………………………………………4 1 设计功能及要求………………………………………………………6 2 电阻测试仪的系统设计………………………………………………6 2.1电阻测试仪设计方案比较…………………………………………

课程设计-电阻电感电容电阻电感測试仪

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