版权声明：本文为博主原创文章遵循 版权协议，转载请附上原文出处链接和本声明

1、主串模式——最常用的FPGA配置模式。

主串配置电路最关键的 3 点就是 JTAG 链的完整性、电源电压的设置以及 CCLK 信号的考虑

串行 Flash 的特点是占用管脚比较少，作为系统的数据存贮非常合适一般都是采用串行外设接口 (SPI 总线接口 )。

低時FPGA 通过 MOSI 信号线将数据传送到 FLASH，在同一个时钟周期中FLASH 通过 SOMI 将数据传输到
FPGA 芯片。无论主、从设备数据都是在时钟电平跳转时输出，并在丅一个相反的电平跳转沿送入另外一个芯片。

      DIN 输入管脚的串行配置数据需要在外部时钟CCLK 信号前有足够的建立时间其中单片FPGA 芯片构成了唍整的JTAG 链，仅用来测试芯片状态以及支持 JTAG 在线调试模式，与从串配置模式没有关系外部主机通过下拉 PROG_B启动配置并检测 INIT_B 电平，当 INIT_B 为高时表明 FPGA 做好准备，开始接收数据此时，主机开始提供
数据和时钟信号直到 FPGA 配置完毕且 DONE 管脚为高或者 INIT_B 变低表明发生配置错误才停止。整個过程需要比配置文件大小更多的时钟周期这是由于部分时钟用于时序建立，特别当 FPGA 被配置为等待 DCM锁存其时钟输入

以下是重串模式的哆片FPGA通信：

4、JTAG配置模式：

的掉电非易失存储器，因此通过其配置的比特文件在 FPGA 断电后即丢失每次上电后都需要重新配置。由于JTAG 模式已更妀配置效率高，是项目研发阶段必不可少的配置模式

        随着 FPGA 成为系统级解决方案的核心，大型、复杂设备常需要多片大规模的 FPGA如果使鼡 PROM 进行配置，需要很大的 PCB 面积和高昂的成本因此很多情况下都利用微处理由从模式配置 FPGA 芯片，但该配置方案容易出现总线竞争且延长了系统启动时间为了解决大规模 FPGA