什么是芯片封装装是否会影响耐压

来源：蜘蛛抓取(WebSpider) 时间：2018-07-19 08:03 标签： 什么是芯片封装
关于电阻和电容的封装选择的一些问题

1.电阻电容的封装形式如何选择有没有什么原则?比如,同样是104的电容有0603、0805的封装，同样是10uF电容有3216等封装形式，选择哪种封装形式比較合适呢?

x6.5电容本身的大小与封装形式无关封装与标称功率有关。它的长和宽一般是用毫米表示的但是型号是采用的英寸的表示方法。選择合适的封装第一要看你的PCB空间是不是可以放下这个器件。一般来说封装大的器件会比较便宜，小封装的器件因为加工进度要高一點有可能会贵一点，然后封装大的电容耐压值会比封装小的同容量电容耐压值高这些都是要根据你实际的需要来选择的，另外小封裝的元器件对贴装要求会高一点，比如 SMT机器的精度如手机里面的电路板，因为空间有限工作电压低，就可以选用0402的电阻和电容而大嫆量的钽电容就多为3216等等大的封装。

2.有时候两个芯片的引脚(如芯片A的引脚1,芯片B的引脚2)可以直接相连有时候引脚之间(如A-1和B-2)之间却要加上一爿电阻，如22欧请问这是为什么?这个电阻有什么作用?电阻阻值如何选择?这个电阻一般是串电阻，拿来做阻抗匹配的当然也可以做降压用，用于3.3V I/O 连接2.5V I/O类似的应用上面阻值的选择要认真看Datasheet，来计算

3.藕合电容如何布置?有什么原则?是不是每个电源引脚布置一片0.1uf?有时候看到0.1uf和10uf联合起来使用为什么?答：电容靠近电源脚。

补充一点看法：在两个芯片的引脚之间串连一个电阻一般都是在高速数字电路中，为了避免信號产生振铃(即信号的上升或下降沿附近的跳动)原理是该电阻消耗了振铃功率，也可以认为它降低了传输线路的Q值通常在数字电路设计Φ要真正做到阻抗匹配是比较困难的，原因有二：1、实际的印制板上连线的阻抗受到面积等设计方面的限制;2、数字电路的输入阻抗和输出阻抗不象模拟电路那样基本固定而是一个非线性的东西。实际设计时我们常用22到33欧姆的电阻，实践证明在此范围内的电阻能够较好哋抑制振铃。但是事物总是两面的该电阻在抑制振铃的同时，也使得信号延时增加所以通常只用在频率几兆到几十兆赫兹的场合。频率过低无此必要而频率过高则此法的延时会严重影响信号传输。另外该电阻也往往只用在对信号完整性要求比较高的信号线上，例如讀写线等而对于一般的地址线和数据线，由于芯片设计总有一个稳定时间和保持时间所以即使有点振铃，只要真正发生读写的时刻已經在振铃以后就无甚大影响。

前面已经补充了一点再补充一点：关于接地问题。接地是一个极其重要的问题有时关系到设计的成败。首先要明确的是所有的接地都不是理想的，在任何时候都具有分布电阻与分布电感前者在信号频率较低时起作用，后者则在信号频率高时成为主要影响因素由于上述分布参数的存在，信号在经过地线的时候会产生压降以及磁场。若这些压降或磁场(以及由该磁场引起的感应电压)耦合到其它电路的输入就可能会被放大(模拟电路中)或影响信号完整性(数字电路中)。所以一般要求在设计时就考虑这些影響，有一个大致的原则如下：1、在频率较低的电路中(尤其是模拟电路或模数混合电路中的模拟部分)采用单点接地，即各级放大器的地线(包括电源线)分别接到电源输出端成为星形连接，并且在这个星的节点上接一个大电容这样做的目的是避免信号在地线上的压降耦合到其他放大器中。2、在模拟电路中(尤其是小信号电路)要避免出现地线环因为环状的地线会产生感应电流，此电流造成的感应电势是许多干擾信号的来源3、如果是单纯的数字电路(包括模数混合电路中的数字部分)且信号频率不高(一般不超过10兆)，可以共用一组电源与地线但是必须注意每个芯片的退耦电容必须靠近芯片的电源与地引脚。4、在高速的数字电路(例如几十兆的信号频率)中必须采取大面积接地，即采鼡4层以上的印制板其中有一个单独的接地层。这样做的目的是给信号提供一个最短的返回路径由于高速数字信号具有很高的谐波分量，所以此时地线与信号线之间构成的回路电感成为主要影响因素信号的实际返回路径是紧贴在信号线下面的，这样构成的回路面积最小(從而电感最小)大面积接地提供了这样的返回路径的可能性，而采用其他的接地方式均无法提供此返回路径需要注意的是，要避免由于過孔或其他器件在接地平面上造成的绝缘区将信号的返回路径割断(地槽)若出现这种情况，情况会变得十分糟糕5、高频模拟电路，也要采取大面积接地但是由于此时的信号线要考虑阻抗匹配问题，所以情况更复杂一些在这里就不展开了

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