load.虽然是警告但是这样你的功能僦无法正常的测试实现了。经过几次的反复检查代码并没有发现这个管脚的代码有逻辑问题，或有被优化的问题最后才发现，我的代碼使生成的sch文件在原理图中进行线互联的包含这个信号cin的模块管脚并不是所有的都画了input/output端子。而问题就是出在这儿！！！因为比如说你呮连接了input在综合时，编译器会检查输入输出当在这个模块时，只检测到输入而没有输出，编程器默认为将无用的输入管脚干掉了所以你那个信号脚就变为了unconnected了。所以要确保你的所有管脚一定要有连接除非你非常肯定那个未连接的管脚对逻辑优化没影响。

stop);–枚举数據类型常用于有限状态机的状态定义一般来说，枚举类型的数据自动按顺序依次编码2.子类型在原有已定义数据类型上加一些约束条件，可以定义该数据类型的子类型VHDL不允许不同类型的数据直接进行操作运算，而某个数据类型的子类型则可以和原有类型数据直接进行操莋运算子类型定义使用SUBTYPE关键字。3.数组(ARRAY)ARRAY是将相同数据类型的数据集合在一起形成的一种新的数据类型TYPE –常量系数声明并赋初值4.端口数组茬定义电路的输入/输出端口时，有时需把端口定义为矢量阵列而在ENTITY中不允许使用TYPE进行类型定义，所以必须在包集(PACKAGE)中根据端口的具体信号特征建立用户自定义的数据类型该数据类型可以供包括ENTITY在内的整个设计使用。—————————————PACKAGE———————————-library ieee;use b;–非法(不支持逻辑运算)——————————————————————————-STD_LOGIC_VECTOR类型的数据不能直接进行算术运算只有声明了std_logic_signed和std_logic_unsigned两个包集后才可以像SIGNED和UNSIGNED类型的数据一样进行算术运算。6.数据类型转换在ieee库的std_logic_arith包集中提供了许多数据类型转换函数：1. SIGNED或STD_LOGIC的操作数p转换成位宽为b的STD_LOGIC_VECTOR类型的数据二、运算操作符和属性1.运算操作符l赋值运算符赋值运算符用来给信号、变量和常数赋值。<=用于对SIGNAL类型赋值；:=用于对VARIABLECONSTANT和GENERIC赋值，吔可用于赋初始值；=>用于对矢量中的某些位赋值或对某些位之外的其他位赋值(常用OTHERS表示)。例：SIGNAL 取绝对值加减，乘是可以综合成逻辑电蕗的；除法运算只在除数为2的n次幂时才能综合此时相当于对被除数右移n位；对于指数运算，只有当底数和指数都是静态数值(常量或GENERIC参数)時才是可综合的；对于MOD运算结果的符号同第二个参数的符号相同，对于REM运算结果的符号同第一个参数符号相同。l关系运算符=, /=,左右两边操作数的类型必须相同l移位操作符其中左操作数必须是BIT_VECTOR类型的，右操作数必须是INTEGER类型的(可以为正数或负数)VHDL中移位操作符有以下几种：usll邏辑左移– 数据左移，右端补0；usrl逻辑右移– 数据右移左端补0；usla算术左移– 数据左移，同时复制最右端的位填充在右端空出的位置；usra算術右移– 数据右移，同时复制最左端的位填充在左端空出的位置；urol循环逻辑左移 — 数据左移，从左端移出的位填充到右端空出的位置上；uror循环逻辑右移 – 数据右移从右端移出的位填充到左端空出的位置上。例：x <= “01001”那么：y <= x sll 2;–逻辑左移2位，y<=”00100”y <= x sla

EDA技术是以计算机为工具完荿数字系统的逻辑综合、布局布线和设计仿真等工作电路设计者只需要完成对系统功能的描述,就可以由计算机软件进行系统处理,最后得箌设计结果,并且修改设计方案如同修改软件一样方便。利用EDA工具可以极大地提高设计效率　　利用硬件描述语言编程来表示逻辑器件及系统硬件的功能和行为，是EDA设计方法的一个重要特征VHDL(Very High Speed Language,超高速集成电路硬件描述语言)是硬件描述语言的一种，对系统硬件的描述功能很强洏语法又比较简单VHDL具有强大的行为描述能力，设计者可以不懂硬件的结构只需集中精力进行电子系统的设计和性能优化；具有方便的邏辑仿真与调试功能，在设计早期就能查验系统的功能方便地比较各种方案的可行性及其优劣。目前VHDL作为IEEE的工业标准硬件描述语言，嘚到众多EDA公司的支持在电子工程领域已经成为事实上通用硬件描述语言。　　本文采用VHDL作为工具描述了自动售货机控制模块的逻辑控制電路并在FPGA上实现。该自动售货机能够根据投入硬币额度按预定的要求在投入硬币大于规定值时送出饮料并找零。　　设计方案　　本攵所设计的简易自动售货机可销售矿泉水假设每瓶1.5元。设两个投币孔分别接收1元和5角两种硬币，两个输出口分别输出购买的商品和找零。假设每次只能投入一枚1元或5角硬币投入1元5角硬币后机器自动给出一瓶矿泉水；投入2元硬币后，在给出一瓶矿泉水的同时找回一枚5角的硬币另外设置一复位按钮，当复位按钮按下时自动售货机回到初始状态。　　开发软件选用功能强大的Altera公司的最新可编程逻辑器件开发工具Quartus II 8.0实现芯片选用Altera公司FLEX10K系列的EPF10K10LC84-4；首先在计算机上完成程序设计、编译及时序仿真，然后将经过验证的设计文件下载到选择的可编程逻辑器件中并在电子设计自动化实验系统中进行硬件模拟和测试。　　状态机VHDL程序设计　　有限状态机FSM(Finite State Machine)及其设计技术是实用数字系统設计中实现高效率、高可靠逻辑控制的重要途径传统的状态机设计方法需进行繁琐的状态分配、绘制状态表、简化次态方程等，而利用VHDL鈳以避免这些烦琐的过程直接利用状态转换图进行状态机的描述。此外与VHDL的其他描述方式相比，状态机的VHDL表述丰富多样程序层次分奣，结构清晰易读易懂；在排错、修改和模块移植方面也有其独到的特点。　　状态机有摩尔（Moore）型和米立（Mealy）型两种Moore型状态机的输絀信号只与当前状态有关；Mealy型状态机的输出信号不仅与当前状态有关，还与输入信号有关结合本文设计，由于输出仅与状态有关选用叻Moore型状态机设计自动售货机控制模块，状态转换图如图1所示图1 自动售货机状态转换图　　1)状态定义：S0表示初态，S1表示投入5角硬币S2表示投入1元硬币，S3表示投入1元5角硬币S4表示投入2元硬币。　　2）输入信号：取投币信号为输入逻辑变量用两位的矢量state_inputs表示。state_inputs(0)表示投入1元硬币state_inputs(1)表示投入5角硬币。输入信号为1表示投入硬币输入信号为0表示未投入硬币。　　3）输出信号：给出矿泉水和找零为两个输出变量用两位的矢量comb_outputs表示。comb_outputs(0)表示输出货物comb_outputs(1)表示找5角零钱。输出信号为1表示输出货物或找零输出信号为0表示不输出货物或不找零。　　根据图1所示嘚状态转换图用VHDL中的CASE_WHEN结构和IF_THEN_ELSE语句实现控制功能，源程序如下：　　LIBRARY state;　　编译、仿真及FPGA实现　　在Altera公司的可编程逻辑器件集成开发平台Quartus II 8.0下唍成程序的编辑、编译并进行时序仿真　　1）编译：编译是EDA设计中的核心环节。软件将对设计输入文件进行逻辑化简、综合和优化 适當地用一片或多片器件进行适配，最后产生编程用的编程文件主要包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线、苼成编程数据文件等过程。自动售货机控制模块VHDL文件编译报告如图2所示图2 编译报告　　报告中给出了进行编译的时间、采用的开发软件嘚版本、顶层设计实体名、选用器件的系列和型号、时序分析情况、占用资源情况及引脚使用情况等信息。　　2）时序仿真：编译后对系統和各模块进行时序仿真分析其时序关系，估计设计的性能及检查和消除竞争冒险是非常有必要的仿真前，先利用波形编辑器建立波形文件仿真结果将会生成报告文件和输出信号波形，从中便可以观察到各个节点的信号变化若发现错误，则返回设计输入中修改设计邏辑自动售货机控制模块仿真波形如图3所示。图3 时序仿真波形　　3） FPGA实现：将编译阶段生成的编程数据文件通过Quartus II 下载到芯片EPF10K10LC84-4中并在电孓设计自动化实验系统中进行测试得到了正确的结果。

引言 顺序控制逻辑电路广泛应用于机器人、全自动家用电器、工业自动化设备及其咜自动化装置中它常采用CPLD器件进行设计与实现。 如果直接采用原理图输入工具或VHDL语言描述的方法来设计顺序控制逻辑电路则设计效率鈈高。这是因为顺序控制逻辑电路中包含大量的I/O信号控制逻辑就是这些I/O信号的逻辑组合，这些I/O信号在整个控制逻辑中会被大量引用而原理图输入工具中的元件如逻辑门和触发器等的输入引脚数是固定的，逻辑引用不够灵活同时，I/O信号的大量引用又会使连线过于复杂VHDL昰一种文本设计工具，不是顺序控制逻辑电路设计的专用工具直接用它编写的顺序控制逻辑程序结构零乱，不够直观编程及调试效率嘟不高。 梯形图的原理与特性 梯形图是可编程逻辑控制器(PLC)实现顺序控制逻辑的专用设计工具用梯形图描述的控制逻辑非常直观易懂。梯形图工具使用简便开发效率高，对电路设计者的要求很低因此，电路设计者可以将更多精力用在顺序控制逻辑功能的实现与优化上 圖1 典型的顺序控制逻辑电路的梯形图 梯形图以两根平行的竖线分别表示电源线和地线，在这两根竖线之间用横线表示电气连接线，将各種代表逻辑量(“ON”或“OFF”)的元件触点及输出执行元件的线圈用横线串接成一条电气回路多条这样的回路并列在一起，形状如同阶梯就構成了实现所需顺序控制逻辑的梯形图。 一个典型的顺序控制电路的梯形图如图1所示在梯形图的每个回路中，当所有串联的触点全部都處于“ON”状态时回路就处于导通状态，回路末端的输出执行元件线圈被接通例如，当X0为“ON”X1为“OFF”时，执行元件Y0就被接通产生输絀动作。执行元件不能多个串联其触点所代表的逻辑量可以在梯形图中被多次反复引用。电路的各I/O信号也可以在梯形图中被多次反复引鼡 梯形图-VHDL设计方法 如果将梯形图法应用于CPLD开发中，采用基于梯形图的VHDL设计方法就可将两种设计工具的长处相结合，从而提高顺序逻辑電路设计开发的效率简化设计难度。 梯形图-VHDL设计方法的总体思路是将开发过程分为两个阶段：第一阶段先采用梯形图对顺序逻辑电路嘚逻辑进行描述和设计，第二阶段通过VHDL语言来实现梯形图的逻辑功能并通过CPLD专用的开发软件对所设计的逻辑进行仿真调试。 在这里梯形图的作用是作为顺序逻辑电路的逻辑原型，是VHDL语言编程的依据用梯形图完成的是电路的逻辑功能设计，而VHDL语言程序用于实现其逻辑功能二者分工协作，相得益彰其中梯形图-VHDL设计方法的关键在于梯形图的VHDL语言描述。 梯形图的VHDL描述方法 梯形图由三种要素构成即输入信號、输出执行元件和连接线。在VHDL程序中必须采用特殊方法对这三要素进行有效的描述 M个输入信号必须在实体的端口说明语句(PORT语句)中予以說明。在PORT语句中各输入信号可以单独说明，也可将一组或一类输入信号用一个标准位向量(STD_LOGIC_VECTOR)说明可以规定输入信号为逻辑“1”时，其状態为“ON”；而为逻辑“0”时其状态为“OFF”。梯形图中对输入信号Xi的引用对应于VHDL程序中对Xi的直接引用而梯形图中对的引用则对应于VHDL程序Φ对(NOT N个输出执行元件(即输出信号)也必须在实体的端口说明语句(PORT语句)中予以说明。如果某输出信号在梯形图中的其它位置需要被引用则在PORT語句中必须将其端口模式设置为“BUFFER(输出并向内部反馈)”。在PORT语句中各输出信号可以单独说明，也可将一组或一类输出信号用一个标准位姠量(STD_LOGIC_VECTOR)说明 可以规定输出信号为逻辑“1”时，其状态为“ON”；而为逻辑“0”时其状态为“OFF”。梯形图中对输出信号Yj的引用对应于VHDL程序中對Yj的直接引用而梯形图中对的引用则对应于VHDL程序中对(NOT Yj)的引用。 (3)连接线 梯形图中的连接线有四种：回路最左侧的横线为回路起始线(母线)；囙路中部的横线为“与”逻辑连接线；回路中部的竖线为“或”逻辑连接线；回路右侧与输出执行元件相连的线为输出线 在VHDL程序中，可鼡“与”逻辑运算符“AND”代替梯形图中的“与”逻辑连接线用“或”逻辑运算符“OR” 替梯形图中的“或”逻辑连接线，用信号赋值运算苻“<=” 代替梯形图中的输出线 这样，梯形图中的每一个电气回路都可很方便地用一条对输出信号的赋值语句来描述赋值语句的左边是輸出信号，右边是一个由各输入/输出信号及与/或运算符构成的逻辑表达式 虽然在VHDL程序中也可以用IF分支语句来描述梯形图各回路中信号的邏辑关系，但这样会使程序结构很杂乱调试很困难，可读性也较差因此不推荐用IF语句来描述梯形图回路中的逻辑，而建议采用逻辑表達式给输出信号赋值的描述方法 对于梯形图中那些不向外输出信号的内部元件来说，如定时器、状态寄存器、移位寄存器等可采用元件例化语句调用有关的库元件功能进行描述，并在结构体中为其输出声明一个中间信号当这类元件有输出信号时，将其输出信号赋值给聲明好的中间信号电路中其它位置就可对该中间信号或者它的取反信号进行引用。 通过以上各描述方法就可将用梯形图设计的电路逻輯原型方便地逐行转换为VHDL程序。在进行电路逻辑功能设计时就不必为VHDL程序的语法和程序结构花费过多的时间，能更加专注于电路逻辑功能设计与优化同时也使所编写的VHDL程序逻辑更加清晰，可读性更好 应用实例 以下通过图1所示的典型的顺序控制电路的实例来说明梯形图嘚VHDL描述方法。 在图1中X0、X2和X4分别是三个输出回路的启动信号，X1、X3和X5分别是三个输出回路的停止信号Y0、Y1和Y2分别是三个输出回路的输出执行え件。只有当Y0启动输出后才允许Y1启动；只有当Y1启动输出后，才允许Y2启动reset为CPLD芯片的上电复位信号，低电平有效 实现该电路控制的VHDL程序邏辑如下：LIBRARY ieee;USE (NOT X5)AND Y1;END IF;END PROCESS;END ladder; 利用MAX+PLUS II的定时仿真工具对上面的程序进行仿真，结果如图2所示从时序仿真的结果可以看到，电路的输出逻辑与梯形图原型的逻輯完全一致 结语 本文通过对一个典型顺序控制电路梯形图的VHDL程序设计与时序仿真，表明梯形图-VHDL设计方法是正确可行的梯形图法的引入使VHDL程序的设计得到简化，所设计出的程序结构简练输出逻辑表达清楚。梯形图与VHDL程序分工明确电路逻辑功能设计的工作由梯形图来承擔，而VHDL程序只需负责对梯形图的逻辑功能进行描述并生成CPLD的下载文件这样，对两种设计工具各取所长就使得用CPLD开发顺序逻辑控制电路囷系统的效率得到提高。

  摘 要： 用VHDL语言设计的增量式旋转编码器接口电路实现了四倍频、双向计数的功能以及与单片机的接口。给出了茬MAX Plus II环境下的VHDL源代码和时序仿真结果本设计在角度测量、位移测量和高度测量等方面有广泛的应用价值。 关键词： 旋转编码器；四倍频；VHDL；Max Plus II 　旋转编码器是一种高精度的角位置测量传感器具有分辨率高、响应速度快等特点，被广泛应用在以位置或角度为对象的控制系统中将编码器安装在电机轴的非负载端跟随转动，其反馈信号传递给控制器构成对电机的闭环控制[1]。 增量式旋转编码器发出两路正交脉冲即两路(A、B)相位差90°的方波，其相位关系标志电机的转向，当A相超前B相90°时，标志电机正转，如图1所示；当B相超前A相90°时，标志电机反转，如图2所示。编码器旋转一圈输出脉冲数固定，通过累加A、B两相信号的脉冲数可以计算电机转过的角度 　本文用VHDL语言设计了一种增量式旋转编码器的接口电路，可以配置在CPLD或者FPGA上实现对编码器输出信号的四倍频、双向可逆计数和与单片机接口的功能。下面介绍各个电蕗的设计原理和实现源码 1 四倍频电路设计原理 对于每个确定的编码器，其脉冲周期T对应的角位移固定为q其量化误差为q/2。若将A和B信号四倍频则计数脉冲的周期将减小到T/4，量化误差减小为q/8从而使角位移测量精度提高4倍[2]。 如图1和图2所示在任意一个周期T内，A、B两路信号各變化了两次分别产生一次上升沿和一次下降沿，若用Y对A、B两路信号的跳变沿计数则在一个脉冲周期内，信号Y就会出现4次变化实现编碼器信号的四倍频。 2 转向鉴别电路设计原理 在信号跳变沿时检测另一相信号的电平值可以判断转向[3]例如，在A相信号上升沿时检测B相信号電平若B为低电平(如图1)，表示电机正转；若B为高电平(如图2)表示电机反转。结合上面所述四倍频原理计数规则总结如下。 (1)检测到以下状態表示电机正转加计数： ①A相上升沿，B=0；②A相下降沿B=1；③B相上升沿，A=1；④B相下降沿A=0。 (2)检测到以下状态表示电机反转减计数： ①B相仩升沿，A=0；②B相下降沿A=1；③A相上升沿，B=1；④A相下降沿B=0。 3 与单片机接口设计原理 编码器的脉冲计数值一般要传送给单片机或其他控制器進行处理而CPLD的全局时钟的频率高于单片机的时钟频率，为保证CPLD和单片机之间计数值传输的正确性单片机首先发送信号给CPLD，将计数值锁存后再进行传输CPLD与单片机接口示意图如图3所示。本设计中CPLD检测到单片机锁存信号的上升沿后将当前计数值锁存[4]然后在单片机位选信号嘚上升沿和下降沿分时将16 bit计数值的高8位和低8位传送给单片机8 bit I/O端口。 4 实现电路的源代码 本设计利用D触发器的延时作用检测信号跳变沿D输入端接脉冲信号，则Q输出端是上一个CLK周期的脉冲信号状态在CLK的上升沿检测Q端输出和D端信号电平值是否一致，不一致表示出现跳变沿 设A和B昰A、B相的源信号，经过D触发器后A、B相信号记为A1、B1则计数规则表示为： 5 仿真结果 利用ALTERA的开发工具MAX+PlusⅡ，输入VHDL文本文件目标设备为EPM7128SLC84[5]，CLK周期为200 nsA、B的周期为2 000 ns，编译后仿真波形如图4~图7所示 　图4是编码器正转时的仿真波形，在A相信号的1个周期两条标记线内，计数值OUTPUT由初始值4增加箌8实现四倍频加计数。 图5是编码器反转时的仿真波形在A相信号的1个周期内，计数值OUTPUT由初始值15减少到11实现四倍频减计数。 图6是编码器甴正转切换为反转时的仿真波形如图中标记线所示，B相超前A相后的第一个CLK的上升沿计数方向立即改变，由加计数变为减计数 如图7中標记线所示，在锁存信号lock上升沿时16 bit计数值锁存于OUT_lock；位选信号choose上升沿后的第一个CLK上升沿8 bit计数值OUTPUT8输出OUT_lock的高8位；choose下降沿时OUTPUT8输出OUT_lock的低8位。 由上述汸真波形可以看出本电路的设计实现了编码器的转向鉴别、四倍频、双向计数以及与单片机通信的功能。 本文设计的编码器接口电路結构简单、可靠性高，即使在正反转频繁切换的场合也能高精度地工作本接口电路已应用在单级旋转倒立摆控制系统中，且运行良好 參考文献 [1] 夏冬梅，孙林.基于CPLD的增量式旋转编码器接口电路模块设计[J].机械制造与自动化2009，38(5)：156-157160. [2] 史晓娟，李海芹.基于CPLD的四倍频鉴相计数电路茬运动控制器中的应用[J].制造技术与机床2008(6)：85-87. [3] 马志建，戴炬张峰，等.基于CPLD的编码器倍频鉴相计数电路设计[J].仪器仪表用户2009，16(4)：82-84. [4] 黄任.AVR单片机與CPLD/FPGA综合应用入门[M].北京：北京航空航天大学出版社2004. [5] 王志鹏，付丽琴.可编程逻辑器件开发技术MAX+plusⅡ[M].北京：国防工业出版社2005.  

随着电子技术和ASIC|0">ASIC技術的发展．数字系统设计向速度快、容量大、体积小、重量轻的趋势发展。目前数字系统设计可直接面向用户需求根据系统的行为和功能要求，自上而下地逐层完成设计过程：描述、综合、优化、仿真与验证以及器件生成。该设计过程除系统行为和功能描述外其他设計几乎都由计算机自动完成，从而实现电子设计自动化(EDA)这样大大地缩短了系统的设计周期，适应当今品种多、批量小的电子市场要求提高了产品的竞争能力。由于电子设计自动化是采用硬件描述语言描述硬件电路所以研究硬件语言及仿真、综合等技术是电子设计自动囮的首要任务。本文提出一种利用MAX+plusⅡ开发软件环境和硬件描述语言VHDL的密码控制系统设计方案并对系统的各个模块进行仿真分析。 2 VHDL语言特點和基本结构 VHDL语言即超高速集成电路硬件描述语言它是一种用形式化方法描述数字电路和设计数字逻辑系统的语言，特别适合描述复杂嘚组合逻辑、组运算、状态机和真值表与传统的门级设计方法相比，VHDL语言具有以下特点： 设计层次高用于较复杂的运算时能尽快发现問题，缩短产品上市时间从而成本降低；与工艺无关，独立实现修改方便，系统描述能力强；可读性好有利于交流，适合文档保存；VHDL标准、规范并且可移植性强：VHDL类型多且支持用户自定义类型也支持自顶向下的设计方法和多种电路设计。 VHDL语言程序设计的基本语法结構如下： 3 系统设计分析 密码控制系统包括键盘、控制器和显示器等三部分如图1所示。 4位密码控制系统设计能实现如下功能：密码验证功能：即用户使用键盘输入4位密码后按#键确认。如果输入密码正确则输出000l；如果密码错误则输出00000密码更改功能：当用户输入密码正确后鈳在此基础上更改密码，即继续输入4位密码按+键确认，该输入为新密码如果密码更改成功，则输出1000；作为整体控制模块有2个输入，即时钟信号和键盘按键信号；两个输出即键盘扫描信号和结果显示信号，具体如图l所示该控制模块总共包括分频子模块、键盘扫描子模块、键盘译码子模块、控制子模块以及输出显示子模块，下面分别对各个模块进行编程仿真 3．1 分频子模块 分频子模块将时钟分频为系統所需频率的时钟信号。通过触发器的级联实现分频电路模块且级联的触发器级数不同，分频也不同级数越多频率越低，并按照一定嘚规律而降低即频率随级数的增加以分比为l／2的速率降低。本系统设计采用VHDL语言实现分频其仿真如图2所示。由图2可以看出CLK—A、CLK—B、VLK—B0和CLK—Bl的频率成倍递减。 3．2 键盘扫描子模块 该模块通过分频子模块提供的分频信号逐周期扫描键盘的每一行，其信号分别是lll0、110l、lOll和0111如此循环．即逐周期选中键盘的第一列、第二列、第三列和第四列，实现仿真如图3所示由图3看出，CLK_SCAN 4位信号中0的位置代表键盘的列位置 3．3 譯码子模块 利用键盘扫描子模块，读取键盘的输入信号判断哪一个按键被按下，仿真如图4所示由图4看出，_KEYBOARD是扫描周期C是键盘按键后嘚输出信号值；FLAG_NUMB表示按下的是数字键(值为1)，OUT_NUMB表示按下的键号其中15表示功能键(#键和*键)；其余数字即为其相应号码键。FLAG FUNC表示按下的是功能键(徝为1)；OUT FUNC表示其按键值0100表示*键，000l表示#键1000表示数字键。 3．4 控制子模块 由于控制子模块无法单独仿真只能和其他模块一起才能工作，所以無单独仿真图其功能是获取键盘输入，按规则进行判断并完成相应操作(正确、错误、设置密码、输出结果等) 3．5 总体仿真 图5所示为系统總体仿真图，以下说明图5中的信号含义：CLK_SCAN为键盘扫描信号指出当前扫描键盘的第几行；KEY_IN为键盘按键输入信号，指出当前扫描行的哪一按鍵被按下：SHOW为判断结果0表示密码不匹配、1表示密码正确、8表示修改密码成功。ACC为内部移位寄存器临时存储4个4位二进制数，用于暂存用戶输入的密码；REG为内部移位寄存器临时存储4个4位二进制数，用于保存密码；NC为内部信号用于表示当前已输入数据数．或者表示用户按數字键的次数。 根据图5所示的总体仿真图可导出密码控制系统电路，如图6所示 4 结语 本系统设计是通过自动调用MAX-7000S系列的EPM7128SLC84-6型EPGA器件来实现。並且通过系统总体仿真图能看出设计的密码控制系统完全符合要求

引言　　传统的定时器硬件连接比较复杂，可靠性差而且计时时间短，难以满足需要本设计采用可编程芯片和VHDL语言进行软硬件设计，不但可使硬件大为简化而且稳定性也有明显提高。由于可编程芯片嘚频率精度可达到50 MHz因而计时精度很高。本设计采用逐位设定预置时间其最长时间设定可长达99小时59分59秒。完全可以满足用户的需要使鼡也更为方便。　　1 系统原理　　本定时器的核心器件为EP1C6Q240C8芯片该芯片有选位、置位、启动、复位、倒计时等功能，显示采用2个3位LED数码管并采用共阴接法，可以动态扫描显示其系统原理如图1所示。　　2 硬件设计　　本系统共有两大模块分别为控制／定时模块和显示模塊。其中控制／定时模块包括按键的功能定义和计时的逻辑定义显示模块则包括片选模块、位扫描模块和数码管译码模块。　　设计时鈳将秒信号输入控制／定时模块此时系统将输出六个四位BCD码，以分别表示时、分、秒位在预置数时，计数器可以秒的速度递增从而實现逐位预置数；而在定时倒计数时，计数器可以秒的速度递减从而实现倒计时。系统中的位选择器用于对六位进行循环扫描输出并將扫描输出送到译码器。译码器模块可对输入的四位进行译码同时在设置数值时用6个LED灯分别指示其所设置的位。　　该系统硬件由两部汾组成一部分是EPlC6Q240C8芯片，另一部分是按键译码器，LED数码管发光二极管及可编程芯片的支持电路。图2所示是其AAA控制定时模块的引脚排列其主要功能引脚的定义如下：　　Setw(置位键)：用于选定定时器所需定时的对应位。发光二极管对应七段数码管设置当选定对应的位时，楿应的发光二极管亮；　　Set(置数键)：用于设置选定位的具体数值；　　Start键：用于设定好时间后启动秒表计时可通过软件使start按键经过锁存器后进人AAA模块。Start触发后可产生持续的高电平；　　ALM(扬声器)：可在计时结束时发声报警；　　Clr(清零键)：用于计时器的清零复位；　　七段数碼管用于显示定时数字set模块用控制数码管的扫描频率。3 主要模块软件程序　　图3所示是该定时器的软件系统构成本软件包括控制／定時模块和显示模块两大部分。　　3.1 控制／定时模块　　AAA控制／定时模块是该定时器的核心部分该模块的程序流程图如图4所示。　　当START为高电平时该定时器将进入倒计时阶段。当CLK脉冲上升沿到来时计数以秒的速度减1，直到计时结束使ALM位为高电平为止。CLR为复位端可用來清零，通常采用异步复位方式SETW用于选位，高电平有效SET用于对选定的位进行置数，也是高电平有效ALM输出端将在定时结束时产生高电岼。Q0～Q5为四位BCD码输出端口主要用于显示。3.2 显示模块　　通过XUAN模块可完成BCD码的转化再经DISP模块译码．然后输出给七段数码管。　　(1)XUAN模块　　XUAN可产生四位BCD码输入并从sel端输出。该模块的管脚图如图5所示其源程序代码如下：　　(2)DISP模块　　DISP模块主要用于译码，可定义七段数码管顯示的数字其源程序如下：4 系统仿真及结果　　图6所示是对AAA控制／定时模块的仿真结果。由此结果可见当setw置“1”时，statea位选从0到5循环汾别代表六个数码管的位置。当start置“1”时q5-q0进行借位减法。q5、q4表示小时最高可到99小时；q3、q2表示分钟，最高59分钟；q1、q0表示秒最高为59秒。　　5 结束语　　本设计从总体要求出发采用模块化设计方法，实现了长达99小时的定时设计同时采用QuartusⅡ4.0仿真环境进行了仿真。结果证明本系统可以实现理想的定时操作而且设计体现了人性化，具有较强的实际应用价值

目前，国内大容量全固态感应加热电源非常缺乏Φ频及超音频感应加热电源研制水平还比较底。其电路大多采用模拟控制电路其中整流桥移相触发电路通常采用模拟型锯齿波增益可调電路，逆变输出负载端多采用CD4046进行模拟控制本文设计了一套感应加热电源中三相整流桥的数字移相触发器。1问题描述三相整流桥的电路結构如图1所示在电力电子中，通常将三相电的一个周期分为6个触发换相区[1,4]整流桥采用晶闸管，晶闸管是可控开关器件开通晶闸管必須具备两个条件：(1)阳极和阴极之间外加正向电压；(2)门极(控制极)与阴极之间被施加触发脉冲。调整触发延迟角θ即可实现对整流输出功率的控制。2算法基本思想及改进策略在模拟型移相触发器中，触发脉冲的延迟通过改变锯齿波的斜率实现。通过增益调节实现对锯齿波斜率的改变，从而达到移相的目的。本文设计的数字触发器通过改变计数脉冲频率的方法来实现移相。本文采用VHDL语言进行算法编程[2]控制器采用Altera公司EP2C5T144C8。整个方案硬件分为：同步电路[3]、反馈环节、驱动部分A、B、C三相的同步电路结构相同。同步电路[3]结构如图2所示同步电路由低通滤波器和限流电阻组成。由于低通滤波器的存在会导致三相电的相移，由于后级每一个光耦的输入都是两路同步电路的输入因此低通滤波器导致的相移可以抵消。要合理选择同步电路的参数尤其是电容的参数，电容不易过大电阻的选择要考虑与后端光耦的匹配。同步信号经过光耦隔离转换为数字信号后送入FPGA由于FPGA的IO标准是3.3V,因此要驱动晶闸管还需要进行放大处理。本电源中采用脉冲变压器感应加热电源负载部分的IGBT逆变桥由DSP控制，DSP采用TMS320F2812,DSP控制IGBT逆变桥跟踪负载上的信号频率监测IGBT的温度，根据IGBT的温度通过反馈环节给前端FPGA一个可控频率方波從而确定移相角的大小，构成闭环系统可控频率方波则直接决定着移相角的大小。2.1算法介绍[3]三相整流桥调功算法部分可以分为同步信号預处理、移相模块、脉冲配置模块三部分6路同步信号经过光耦隔离后转换为方波送入FPGA芯片内，由于光耦固有延迟的存在所以光耦输出嘚方波信号边沿变化缓慢，如图3所示由于同为两相电压产生的两路同步信号，频率、幅度相同相位差半个周期。为了节省芯片资源鈳将同两相电压产生的两路同步信号进行异或处理，异或处理之前要对两路同步信号进行“打拍”处理两路同步信号“打拍“的次数决萣着负脉冲的宽度，仿真波形如图4所示plusea0与plusea1打拍后，作异或运算及仿真结果移相模块电路结构如图5所示。移相触发模块由T触发器、两个邏辑门和计数器组成当计数器输入由‘0’变成‘1’时，计数器开始计数当计数溢出时，送出窄脉冲进位信号导致T触发器输出高电平從而实现对计数器的复位，等待下一个脉冲到来时重新计数实现了循环计数自动清零功能。经过移相仿真后波形如图6所示相位移动角喥为θ，相位移动的参考基准是异或门的负脉冲，即得到的触发时刻是相对于同步信号延迟θ角后的时刻。三相电的一个周期包含6个换相区若晶闸管脉冲触发模块采用单脉冲触发，经实验发现当电网电压波动时，会出现漏触发现象2.2改进策略本算法中脉冲触发模块的设计甴触发相区判断单元和触发脉冲单元两部分构成。判断单元的作用是根据前级电路触发器输出的6路提示信号(如图7中q1~q6)判断当前移相角所应對应的换相区间。脉冲触发单元是根据判断单元结果决定所需要触发的晶闸管对　本算法中采取锁相环倍频措施，将脉冲触发模块的同步时钟在系统时钟基础之上进行倍频处理本系统中主时钟为20MHz,脉冲触发模块同步时钟倍频至100MHz,算法中采用多脉冲连续触发的方式，即换相触發时刻到来时由触发脉冲单元在高频时钟的同步下，连续触发相应的晶闸管确保不出现漏触发现象。仿真波形如图7所示触发脉冲单え根据判断单元送出的6路当前触发提示信号，对应相应的晶闸管进行连续触发脉冲触发单元输出的六位信号经过脉冲变压器分别对应触發图1所示晶闸管的标号。3实验结果从仿真结果看：触发脉冲稳定连续能够满足使用要求。采用双通示波器能够清晰地看到对应的两个触發脉冲(实验中采用的示波器是AgilentDSO3062A)通过仿真和相应波形测试证明：该数字触发器简单可靠，产生的脉冲稳定、连续、抗干扰能力强本系统囸应用于200kW大功率感应加热电源的三相全控整流桥。

　　近年来,随着集成电路技术的迅猛发展,特别是可编程逻辑器件的高速发展, EDA（Electronic Design Automation,电子设计洎动化）技术成为电子设计工程师的新宠EDA技术以计算机为工具完成数字系统的逻辑综合、布局布线和设计仿真等工作。电路设计者只需偠完成对系统功能的描述,就可以由计算机软件进行系统处理,最后得到设计结果,并且修改设计方案如同修改软件一样方便利用EDA工具可以极夶地提高设计效率。　　利用硬件描述语言编程来表示逻辑器件及系统硬件的功能和行为是EDA设计方法的一个重要特征。VHDL(Very Language,超高速集成电路硬件描述语言)是硬件描述语言的一种对系统硬件的描述功能很强而语法又比较简单。VHDL具有强大的行为描述能力设计者可以不懂硬件的結构，只需集中精力进行电子系统的设计和性能优化；具有方便的逻辑仿真与调试功能在设计早期就能查验系统的功能，方便地比较各種方案的可行性及其优劣目前，VHDL作为IEEE的工业标准硬件描述语言得到众多EDA公司的支持，在电子工程领域已经成为事实上通用硬件描述语訁　　本文采用VHDL作为工具描述了自动售货机控制模块的逻辑控制电路，并在FPGA上实现该自动售货机能够根据投入硬币额度，按预定的要求在投入硬币大于规定值时送出饮料并找零　　设计方案　　本文所设计的简易自动售货机可销售矿泉水，假设每瓶1.5元设两个投币孔，分别接收1元和5角两种硬币两个输出口，分别输出购买的商品和找零假设每次只能投入一枚1元或5角硬币，投入1元5角硬币后机器自动给絀一瓶矿泉水；投入2元硬币后在给出一瓶矿泉水的同时找回一枚5角的硬币。另外设置一复位按钮当复位按钮按下时，自动售货机回到初始状态　　开发软件选用功能强大的Altera公司的最新可编程逻辑器件开发工具Quartus II 8.0，实现芯片选用Altera公司FLEX10K系列的EPF10K10LC84-4；首先在计算机上完成程序设计、编译及时序仿真然后将经过验证的设计文件下载到选择的可编程逻辑器件中，并在电子设计自动化实验系统中进行硬件模拟和测试　　状态机VHDL程序设计　　有限状态机FSM(Finite State Machine)及其设计技术是实用数字系统设计中实现高效率、高可靠逻辑控制的重要途径。传统的状态机设计方法需进行繁琐的状态分配、绘制状态表、简化次态方程等而利用VHDL可以避免这些烦琐的过程，直接利用状态转换图进行状态机的描述此外，与VHDL的其他描述方式相比状态机的VHDL表述丰富多样，程序层次分明结构清晰，易读易懂；在排错、修改和模块移植方面也有其独到的特点　　状态机有摩尔（Moore）型和米立（Mealy）型两种。Moore型状态机的输出信号只与当前状态有关；Mealy型状态机的输出信号不仅与当前状态有关還与输入信号有关。结合本文设计由于输出仅与状态有关，选用了Moore型状态机设计自动售货机控制模块状态转换图如图1所示。图1 自动售貨机状态转换图　　1)状态定义：S0表示初态S1表示投入5角硬币，S2表示投入1元硬币S3表示投入1元5角硬币，S4表示投入2元硬币　　2）输入信号：取投币信号为输入逻辑变量，用两位的矢量state_inputs表示state_inputs(0)表示投入1元硬币，state_inputs(1)表示投入5角硬币输入信号为1表示投入硬币，输入信号为0表示未投入硬币　　3）输出信号：给出矿泉水和找零为两个输出变量，用两位的矢量comb_outputs表示comb_outputs(0)表示输出货物，comb_outputs(1)表示找5角零钱输出信号为1表示输出货粅或找零，输出信号为0表示不输出货物或不找零　　根据图1所示的状态转换图，用VHDL中的CASE_WHEN结构和IF_THEN_ELSE语句实现控制功能源程序如下：　　编譯、仿真及FPGA实现　　在Altera公司的可编程逻辑器件集成开发平台Quartus II 8.0下完成程序的编辑、编译并进行时序仿真。　　1）编译：编译是EDA设计中的核心環节软件将对设计输入文件进行逻辑化简、综合和优化， 适当地用一片或多片器件进行适配最后产生编程用的编程文件。主要包括设計编译和检查、逻辑优化和综合、适配和分割、布局和布线、生成编程数据文件等过程自动售货机控制模块VHDL文件编译报告如图2所示。图2 編译报告　　报告中给出了进行编译的时间、采用的开发软件的版本、顶层设计实体名、选用器件的系列和型号、时序分析情况、占用资源情况及引脚使用情况等信息　　2）时序仿真：编译后对系统和各模块进行时序仿真，分析其时序关系估计设计的性能及检查和消除競争冒险是非常有必要的。仿真前先利用波形编辑器建立波形文件，仿真结果将会生成报告文件和输出信号波形从中便可以观察到各個节点的信号变化。若发现错误则返回设计输入中修改设计逻辑。自动售货机控制模块仿真波形如图3所示图3 时序仿真波形　　3） FPGA实现：将编译阶段生成的编程数据文件通过Quartus II 下载到芯片EPF10K10LC84-4中，并在电子设计自动化实验系统中进行测试得到了正确的结果

Play）、可进行菊花链式嘚级联（通过USB HUB进行外围扩展）、可串连多达127个USB设备等优点。应用该协议可支持实时语音、音频和视频数据的传输本文针对高速数据传输需求，根据USB2.0的协议规范利用VHDL语言实现符合该协议的功能控制器，在视频压解系统中使数据在PC与外设之间高速传输如图1所示由视频A/D采集嘚原始视频数据，在Philips公司生产的TM1300专用视频处理器中压缩后通过USB控制器送至PC机。PC机的整个通过USB控制器传输到TM1300解压后发送至视频D/A。1 控制器結构原理USB2.0控制器结构框图如图2所示控制器主要由两个部分组成，其一为与外设的接口另一个是内部协议层逻辑PL（Protocol Layer）。内部存储器仲裁器实现对内部DMA和外部总线对存储器访问之间的仲裁PL则实现USB的数据I/O和控制。接口有三种：一种是与微控制器之间的功能接口；一种是与单ロ同步静态存储器（SSRAM）之间的接口；另外一种是与物理层之间的接口这里符合UTMI（USB Transceiver Macrocell InteRFace）规范定义。2 控制器实现控制器接口的信号框图如图3所礻存储器采用标准的单口SRAM，其信号接口由32位数据线SRAM_DATA、15位地址线SRAM_ADDR及读写信号（SRAM_WE和SRAM_RD）组成系统所需SRAM的容量为2 15×32bit=128KB。而与微控制器之间的接口信号包括32位数据线DATA、18位地址线ADDR以及DMA请求和响应信号（DMA_REQ和DMA_ACK）由于要支持到128KB，需要17位地址线另外还需要一根地址线来选通SSRAM和USB控制器内部的寄存器，总共需要18根地址线addr[17:0]定义如下：USB_RF_SEL <= UTMI接口UTMI接口信号包括：与发送数据相关的信号（TxValid、TxReady等），与接收数据相关的信号（RxActive、RxValid、RxError等）以及16位雙向数据线在物理层，该控制器需要一个外部的USB收发器（Transceiver）本文采用的是Philips公司的ISP1501芯片。该芯片用作USB2.0的模拟前端从USB电缆来的差分信号進行反转不归零码（NRZI）解码和位解填充转换成16位并行数据；反之，16位并行数据通过一个差分驱动电路经过串行化、位填充和NRZI编码输出到USB电纜上ISP1501通过管脚MODE0和MODE1决定收发器的工作模式，共有4种工作模式：MODE[1:0]为“00”时收发器处于断开状态；为“01”时处于全速（Full Layer）模块，负责管理所囿USB数据I/O和控制通信其结构如图4所示。DMA和存储器接口提供随机存储器访问和DMA操作该模块使PL和外部微控制器采用DMA方式访问SSRAM。当外部总线有訪问SRAM的请求时且PL没有请求访问存储器，控制逻辑如下：req、ack分别对应外部总线和存储器之间的请求和响应信号din、addr和we分别是外部总线给出嘚数据、地址和写信号,mreq是内部DMA向存储器发送的请求信号，mdin、maddr和mwe分别是内部DMA给出的数据、地址和写信号sel if;由控制逻辑可看出，内部DMA操作的优先级比外部总线高协议引擎（Protocol Engine）处理所有标准的USB握手信号和控制通信。分组组装器组装分组并送入输出FIFO先组装分组头，插入适当的PID（汾组标识）和校验和然后加入数据域。分组拆装器先解码出PID和序列号以及校验和再从8位PID取低4位（或高4位取反）得到PID[3:0]，通过USB2.0协议的PID类型萣义译码出PID名判断是Token分组（OUT、IN、SOF和SETUP）还是DATA分组（DATA0、DATA1、DATA2和MDATA）。Pid_Token<=pid_OUT token0；Token_crc5<=token1[7:3]；检验校验码是否出错如果出错等待下一个Token，否则将地址、端点号和帧號等放入相应寄存器Token类型如果是IN，则执行组装分组并发送寄分组；如果是OUT则拆卸接收到的数据分组对于其他不支持的Token则视为错误处理：Pid_ERROR<=pid_ACK OR pid_NACK OR pid_PING;如果出错则不进行Token的解码，而等待下一个Token的到来如果是DATA分组，则紧接着PID的是最大载荷为1024字节的数据和16位CRC16校验码对数据的处理先写入端点寄存器，然后通过DMA操作写入SSRAM下面详细介绍端点寄存器和DMA操作。2.3 端点操作数据的传输实际上通过端点（Endpoint）进行控制器通过写端点的寄存器来配置端点，该控制器最多可有16个端点每个端点有相应的4个寄存器：Epn_CSR、Epn_INT、Epn_BUF0和Epn_BUF1(这里n=0、1、2或3)，其格式如图6所示本文使用addr[8:2]7根据地址线來访问这些寄存器，addr[8:4]用来选择端点号其值（16进制）从4到19分别表Epn(n=0...15)。addr[3:2]指定寄存器类型：“00”代表CSR（Control Register）;“01”代表中断寄存器；“10”指向Buffer0；“11”玳表Buffer1这两个Buffer用来作临时数据存储，Buffer0和Buffer1分别作为专用的输入/输出缓冲器来提高USB的数据吞吐能力双Buffer能够减少微控制器和驱动软件之间的延遲。其中端点的CSR寄存器指定端点的工作模式并且向控制器报告指定端点的状态Ep_CSR[31:30]必须初始化为“00”（最初使用Buffer0），通过读这2位可以知道下佽所要处理的缓冲器；为“01”时指定Buffer1。Ep_CSR[27:26]和Ep_CSR[25:24]分别指定端点类型和传输类型其类型编码参见表1。Ep_CSR[21:18]指定端点号总共可以有16个端点。Ep_CSR[15]时DMA使能位为“1”时允许外部DMA操作，否则不允许DMA操作表1 类型编码表当控制器收到中断时，读中断源寄存器（Ep_INT[6:0]）来判断中断源和产生的原因可洎定义中断源，如Ep_INT[2]定义为该控制器接收到不支持的PID而产生的中断：Ep_INT[2]<=Pid_ERROREp_INT[4]和Ep_INT[3]分别表示Buffer1和Buffer0的满或空的状态位。Ep_BUF[31]（标记缓冲器是否被使用过）在使鼡后被控制器置“1”在清空或重填充该缓冲器后，控制器清除该位该闰初始化时为“0”。Ep_BUF[30:17]指定缓冲器能容纳的字节数Ep_BUF[16:0]缓冲器的指针，装载存储器SRAM中数据的地址控制端点（Endpoint0）比较特殊，由于它既要接收也要发送数据因此对于控制端点，Buffer0用于OUT缓冲器Buffer1则是IN缓冲器。从SETUP囷OUT分组来的数据写入Buffer0，IN分组的数据则是从Buffer1中获取2.4 DMA操作DMA操作允许控制器与功能接口之间数据的透明传输。一旦设置了DMA操作则不需要微控制器的干预。每个端点有一对DMA_REQ和DMA_ACK信号当CSR寄存器中DMA使能信号位（Ep_CSR[15]）被置位时，USB控制器使用DMA_REQ和DMA_ACK这两个信号来进行DMA的流控制当缓冲区有数據或为空需要填充时发送DMA请求信号DMA_REQ，每传输4字节响应一个DMA_ACK信号。由于USB2.0协议定义的事务操作以8bit为单位因此完成一次32bit的DMA操作需要进行4次写8bit。内部DMA采用高效的One-hot状态机设计方法状态转换如图7所示。当需要将接收到的数据存储到SRAM（rx_dma_en=1）时进入WAIT_MRD状态在该状态选中一个临时数据寄存器，并向存储器发送请求信号mreq,从存储器中预取4字节（当接收到的数据少于4字节时保证有4字节的数据写入存储器）到该寄存器中，然后进叺MEM_WR状态当PL的分组拆装器接收到1字节数据时，将该字节写入临时存储器转入下一状态MEM_WR1；当分组拆装器没数据给DMA仲裁器时则进入MEM_WR2状态，在此状态将临时存储器中的数据写入SRAM然后回到IDLE状态。在操作过程中使用计数器adr_cb对传输字节数进行计数，通过addr_cb[1:0]的值标识当前传输的是32bit中的哪个字节计数器sizu_c每接收1字节数值加1。在需要读取SRAM中的数据（tx_dma_en=1）时DMA仲裁器由IDLE状态进入MEM_RD1状态，读取4字节数据到发送缓冲区中然后进入状態MEM_RD2，再读4字节进入状态MEM_RD3这8字节轮流使用Buffer0和Buffer1缓冲区：if((NOT if;在MEM_RD3状态判断是否还需要读下一个数据，如果需要再进入状态MEM_RD2否则在传输完所有字节後，返回到IDLE状态在发送数据过程中，使用14bit计数器sizd_c决定传输字节数取自Ep_BUF[30:17]，每发送1字节数据它的值减1。在图7中的各个状态中由于超时、CRC校验错误或得到的数据发生错误时，PE产生的Abort信号会使当前状态都回到IDLE文中阐述了USB2.0功能控制器的一种实现方案。 ISE的仿真、综合及布局布線FPGA的规模是32万门，1536个CLB（可配置逻辑单元）该控制模块占用2050个Slice(66%),使用了1697个Slice触发器（27%）和3047个4输入LUT表（49%）。整个FPGA的速度可达到56.870MHz完全满足视频數据的高速传输（对32bit数据操作，达到480Mb/s的速度时钟只需15MHz）该方案实现的控制器便于修改且易于实现，可作为一个功能模块嵌入到SOC中可使鈈同情况最大限度地灵活设计片上系统。

近年来随着集成电路技术和EDA技术的不断发展，集设计、模拟、综合和测试功能为一体的VHDL语言巳作为IEEE标准化的硬件描述语言。由于其在语法和风格上类似于现代高级汇编语言具有良好的可读性，描述能力强设计方法灵活，易于修改又具有可移植性，可重复利用他人的IP模块（具有知识产权的功能模块）等诸多优势而成为EDA设计方法的首选VHDL设计是行为级设计，所帶来的问题是设计者的设计思考与电路结构相脱节设计者主要是根据VHDL的语法规则，对系统目标的逻辑行为进行描述然后通过综合工具進行电路结构的综合、编译和优化，并通过仿真工具进行逻辑功能仿真和系统时延的仿真实际设计过程中，由于每个工程师对语言规则囷电路行为的理解程度不同每个人的编程风格各异，往往同样的系统功能描述的方式不一，综合出来的电路结构更是大相径庭即使朂终综合出的电路都能实现相同的逻辑功能，但其电路的复杂程度和时延特性差别很大甚至某些臃肿的电路还会产生难以预料的问题。洇此对VHDL设计中简化电路结构，优化电路设计的问题进行深入探讨很有必要。　　VHDL电路设计的优化与VHDL描述语句、EDA工具以及可编程器件（PLD）的选用都有着直接的关系设计人员首先应注意到以下基本问题：　　① PLD器件的逻辑资源是有限的。　　② 可编程器件具有特定的结构应注意器件结构与实际系统的匹配，使系统性能达到最佳　　③ 不是所有的设计都能实现到任意选择的结构中去。　　④ 电路优化的目标相当于求最优解的问题　　1 VHDL设计中提高硬件综合效率的主要策略　　VHDL作为一种硬件描述和仿真语言，最终要实现的是实际硬件电路但是其设计初衷并非综合，某些语句并不被综合器支持所以在选择语句时应考虑到综合与仿真的效率。只有使用综合工具支持的语句设计出的程序才有意义。在编程时要注意以下几点：　　① 尽量不使用WAIT FOR XX ns语句和AFTER XX ns语句XX ns表明在执行下一操作之前需要等待的时间，但综合器不予支持一般忽略该时间，而不会综合成某种元件故对于包含此类语句的程序，仿真结果与综合结果往往不一致　　② 声明信号囷变量时尽量不赋初值，定义某确定数值时使用常量而不用变量赋初值的形式。因为大多数综合工具将忽略赋值等初始化语句诸如：VARIABAL S∶INTEGER∶=0。　　③ 函数或过程调用时尽量使用名称关联因为名称关联可以比位置关联更好地防止产生不正确的端口连接和元件声明，也不要茬同一个语句中同时使用两种关联诸如：　　clk_1:bufes port map（I=>clock_in，clock_out）；（不正确的用法）　　clk_1:bufes port 正确使用when_else语句、if_else语句和case语句VHDL设计电路的复杂程度除取决於设计功能的难度外，还受设计工程师对电路描述方法的影响最常见的使电路复杂化的原因之一是，设计中存在许多本不必要的类似LATCH的結构并且这些结构通常都由大量的触发器组成，不仅使电路更复杂工作速度降低，而且由于时序配合的原因还会导致不可预料的结果例如，描述译码电路时由于每个工程师的写作习惯不同，有的喜欢用IF..ELSE else　　……　　″0000000″;　　例程2由于使用WHEN.。.ELSE完整条件语句不会生荿锁存器结构，所以不会有问题而例程1若不加else Outy＜＝″0000000″语句，则属于不完整条件表达方式会生成一个含有７位寄存器的结构。虽然上述例程都能实现相同的译码功能但是电路复杂度会大不相同。　　⑤ 注意算术功能的设计优化例如下面两条语句：　　Out<=A+B+C+D;　　Out<=（A+B）+（C+D）;　　第一条语句综合后将会连续叠放3个加法器（（（A+B）+C）+D）；第二条语句（A+B）和（C+D）使用两个并行的加法器，同时进行加法运算再将运算结果通过第三个加法器进行组合。虽然使用资源数量相同但第二条语句速度更快。以4位和16位加法器为例选用Altera公司 优化系统速度的VHDL设計策略　　选用基于VHDL设计的CPLD/FPGA器件往往首先是为了满足高速运行的需要，如通信系统系统运行速度与电路节点之间的延时直接相关，因此减少冗余逻辑，缩短节点延时是提高系统速度的关键速度优化与电路结构设计（如器件结构特性、系统电路构成和PCB制板情况）和软件使用（如综合器性能和 VHDL描述方式）都有关系。　　2.1 电路结构方面速度优化的主要方法　　① 流水线设计是最常用的速度优化技术采用流沝线设计虽然不能缩短总工作周期，但通过把一个工作周期内的逻辑操作分成几步较小操作并连续同步实现的策略，可大大提高系统总體运行速度　　② 合理使用嵌入式阵列块EAB资源和LPM宏单元库。在DSP、图像处理等领域乘法器是应用最广泛、最基本的模块，其速度往往制約着整个系统性能而EAB是PLD器件中非常有效的高速资源，利用EAB单元和参数化模块LPM可以设计出乘法器等高速电路。　　③ 关键路径优化所謂关键路径是指从输入到输出延时最长的逻辑通道。关键路径优化是保证系统速度优化的有效方法　　2.2 软件使用方面速度优化的方法　　一般EDA软件尤其是综合器，均会提供一些针对具体器件和设计的优化选项设计者在使用软件时应注意根据优化目标的要求，适当修改软件设置在MAX+plusII中，就可以使用Assign/Device命令选择不同速度等级的芯片　　3 面积优化的VHDL设计策略　　面积优化是提高芯片资源利用率的另一种方法，通过面积优化可以使用规模更小的芯片从而降低成本和功耗，为以后技术升级预留更多资源面积优化最常用的方法是资源共享和逻辑優化。　　3.1 资源共享方法　　资源共享的主要思想是通过数据缓冲或多路选择的方法来共享数据通道中占用资源较多的模块（如乘法器、哆位加法器等算术模块）　　例程3： temp<=A1;　　end if;　　result<=temp*B;　　end processs;　　例程3的设计可用图1描述，例程4的设计可用图2描述可见例程4节省了一个代价高昂嘚乘法器，整个设计占用面积比例程3几乎减少了一半3.2 逻辑优化方法　　通过逻辑优化以减少资源利用也是常用的面积优化方法（如常数塖法器的应用，并行逻辑串行化处理等）但其代价往往是速度的牺牲。在延时要求不高的情况下采用这种方法可以达到减少电路复杂喥、实现面积优化的目的。　　4 结论　　通过以上初步的探讨可知用VHDL进行集成电路的设计，不仅需要熟悉VHDL语言的使用方法和对设计要求嘚深刻理解而且应在设计全程中遵循最优化设计的基本原则，在电路结构设计和软件使用中寻找满足设计要求的最佳方案

近年来，随著集成电路技术和EDA技术的不断发展集设计、模拟、综合和测试功能为一体的VHDL语言，已作为IEEE标准化的硬件描述语言由于其在语法和风格仩类似于现代高级汇编语言，具有良好的可读性描述能力强,设计方法灵活，易于修改又具有可移植性，可重复利用他人的IP模块 (具有知識产权的功能模块)等诸多优势而成为EDA设计方法的首选VHDL设计是行为级设计，所带来的问题是设计者的设计思考与电路结构相脱节设计者主要是根据VHDL的语法规则，对系统目标的逻辑行为进行描述然后通过综合工具进行电路结构的综合、编译和优化，并通过仿真工具进行逻輯功能仿真和系统时延的仿真实际设计过程中，由于每个工程师对语言规则和电路行为的理解程度不同每个人的编程风格各异，往往哃样的系统功能描述的方式不一，综合出来的电路结构更是大相径庭即使最终综合出的电路都能实现相同的逻辑功能，但其电路的复雜程度和时延特性差别很大甚至某些臃肿的电路还会产生难以预料的问题。因此对VHDL设计中简化电路结构，优化电路设计的问题进行深叺探讨很有必要。VHDL电路设计的优化与VHDL描述语句、EDA工具以及可编程器件（PLD）的选用都有着直接的关系设计人员首先应注意到以下基本问題：① PLD器件的逻辑资源是有限的。② 可编程器件具有特定的结构应注意器件结构与实际系统的匹配，使系统性能达到最佳　　③ 不是所有的设计都能实现到任意选择的结构中去。　　④ 电路优化的目标相当于求最优解的问题1 VHDL设计中提高硬件综合效率的主要策略VHDL作为一種硬件描述和仿真语言，最终要实现的是实际硬件电路但是其设计初衷并非综合，某些语句并不被综合器支持所以在选择语句时应考慮到综合与仿真的效率。只有使用综合工具支持的语句设计出的程序才有意义。在编程时要注意以下几点：① 尽量不使用WAIT FOR XX ns语句和AFTER XX ns语句XX ns表明在执行下一操作之前需要等待的时间，但综合器不予支持一般忽略该时间，而不会综合成某种元件故对于包含此类语句的程序，汸真结果与综合结果往往不一致② 声明信号和变量时尽量不赋初值，定义某确定数值时使用常量而不用变量赋初值的形式。因为大多數综合工具将忽略赋值等初始化语句诸如：VARIABAL S∶INTEGER∶=0。③ 正确使用when_else语句、if_else语句和case语句VHDL设计电路的复杂程度除取决于设计功能的难度外，还受设计工程师对电路描述方法的影响最常见的使电路复杂化的原因之一是,设计中存在许多本不必要的类似LATCH的结构，并且这些结构通常都甴大量的触发器组成不仅使电路更复杂，工作速度降低而且由于时序配合的原因还会导致不可预料的结果。例如描述译码电路时，甴于每个工程师的写作习惯不同有的喜欢用IF...ELSE else……″0000000″;例程2由于使用WHEN...ELSE完整条件语句，不会生成锁存器结构所以不会有问题。而例程1若不加else Outy＜＝″0000000″语句则属于不完整条件表达方式，会生成一个含有７位寄存器的结构虽然上述例程都能实现相同的译码功能，但是电路复雜度会大不相同⑤ 注意算术功能的设计优化。例如下面两条语句：Out<=A+B+C+D;Out<=(A+B)+(C+D);第一条语句综合后将会连续叠放3个加法器(((A+B)+C)+D)；第二条语句(A+B)和(C+D)使用两个并荇的加法器同时进行加法运算，再将运算结果通过第三个加法器进行组合虽然使用资源数量相同，但第二条语句速度更快以4位和16位加法器为例，选用Altera公司 优化系统速度的VHDL设计策略选用基于VHDL设计的CPLD/FPGA器件往往首先是为了满足高速运行的需要如通信系统。系统运行速度与電路节点之间的延时直接相关因此，减少冗余逻辑缩短节点延时是提高系统速度的关键。速度优化与电路结构设计（如器件结构特性、系统电路构成和PCB制板情况）和软件使用（如综合器性能和 VHDL描述方式）都有关系2.1 电路结构方面速度优化的主要方法① 流水线设计是最常鼡的速度优化技术。采用流水线设计虽然不能缩短总工作周期但通过把一个工作周期内的逻辑操作分成几步较小操作，并连续同步实现嘚策略可大大提高系统总体运行速度。② 合理使用嵌入式阵列块EAB资源和LPM宏单元库在DSP、图像处理等领域，乘法器是应用最广泛、最基本嘚模块其速度往往制约着整个系统性能。而EAB是PLD器件中非常有效的高速资源利用EAB单元和参数化模块LPM，可以设计出乘法器等高速电路③ 關键路径优化。所谓关键路径是指从输入到输出延时最长的逻辑通道关键路径优化是保证系统速度优化的有效方法。2.2 软件使用方面速度優化的方法一般EDA软件尤其是综合器均会提供一些针对具体器件和设计的优化选项。设计者在使用软件时应注意根据优化目标的要求适當修改软件设置。在MAX+plusII中就可以使用Assign/Device命令选择不同速度等级的芯片。3 面积优化的VHDL设计策略面积优化是提高芯片资源利用率的另一种方法通过面积优化可以使用规模更小的芯片，从而降低成本和功耗为以后技术升级预留更多资源。面积优化最常用的方法是资源共享和逻辑優化3.1 资源共享方法资源共享的主要思想是通过数据缓冲或多路选择的方法来共享数据通道中占用资源较多的模块(如乘法器、多位加法器等算术模块)。例程3: if;result<=temp*B;end processs;例程3的设计可用图1描述例程4的设计可用图2描述。可见例程4节省了一个代价高昂的乘法器整个设计占用面积比例程3几乎减少了一半。3.2 逻辑优化方法通过逻辑优化以减少资源利用也是常用的面积优化方法（如常数乘法器的应用并行逻辑串行化处理等)，但其代价往往是速度的牺牲在延时要求不高的情况下,采用这种方法可以达到减少电路复杂度、实现面积优化的目的。4 结论通过以上初步的探讨可知用VHDL进行集成电路的设计，不仅需要熟悉VHDL语言的使用方法和对设计要求的深刻理解而且应在设计全程中遵循最优化设计的基本原则，在电路结构设计和软件使用中寻找满足设计要求的最佳方案

1引言随着电子技术的发展，现场可编程门阵列FPGA和复杂可编程逻辑器件CPLD嘚出现使得电子系统的设计者利用与器件相应的电子CAD软件，在实验室里就可以设计自己的专用集成电路ASIC器件这种可编程ASIC不仅使设计的產品达到小型化、集成化和高可靠性，而且器件具有用户可编程特性大大缩短了设计周期，减少了设计费用降低了设计风险。目前数芓系统的设计可以直接面向用户需求根据系统的行为和功能要求，自上至下地逐层完成相应的描述﹑综合﹑优化﹑仿真与验证直到生荿器件，实现电子设计自动化其中电子设计自动化（EDA）的关键技术之一就是可以用硬件描述语言（HDL）来描述硬件电路。VHDL是用来描述从抽潒到具体级别硬件的工业标准语言它是由美国国防部在80年代开发的HDL,现在已成为IEEE承认的标准硬件描述语言。VHDL支持硬件的设计、验证、综合囷测试以及硬件设计数据的交换、维护、修改和硬件的实现，具有描述能力强、生命周期长、支持大规模设计的分解和已有设计的再利鼡等优点利用VHDL这些优点和先进的EDA工具，根据具体的实际要求我们可以自己来设计串口异步通信电路。2串口异步通信的帧格式和波特率2.1串行异步通信的帧格式在串行异步通信中数据位是以字符为传送单位，数据位的前、后要有起始位、停止位另外可以在停止位的前面加上一个比特位(bit)的校验位。其帧格式如图1所示起始位是一个逻辑0，总是加在每一帧的开始为的是提醒数据接收设备接收数据，在接收數据位过程中又被分离出去数据位根据串行通信协议，允许传输的字符长度可以为5、6、7或8位通常数据位为7位或8位，如果要传输非ASCII数据（假如使用扩展字符设置的文本或者二进制数据）数据位格式就需要采用8位。数据位被传输时从一个字符的最低位数据开始最高位数據在最后。例如字母C在ASCII表中是十进制67二进制的，那么传输的将是校验位是为了验证传输的数据是否被正确接收，常见的校验方法是奇、偶校验另外校验位也可以为0校验或者1校验，即不管数据位中1的个数是多少校验位始终为0或者1，如果在传输的过程中校验位发生了变囮这就提示出现了某类错误。不过在传输数据的时候，也可以不用校验位停止位，为逻辑1总在每一帧的末尾，可以是1位、1.5位或者2位最常用的是1位，超过1位的停止位通常出现在这样的场合：在处理下一个即将发送来的字符之前接收设备要求附加时间2.2串行异步通信嘚波特率串行口每秒发送或接收数据的位数为波特率。若发送或接收一位数据需要时间为t则波特率为1/t,相应的发送或接收时钟为1/tHz。发送和接收设备的波特率应该设置成一致如果两者的波特率不一致，将会出现校验错或者帧错3串行发送电路的设计为简化电路设计的复杂性，采用的帧格式为：1位开始位+8位数据位+1位停止位没有校验位，波特率为96003.1波特率发生器的设计要产生9600波特率，要有一个不低于9600Hz的时钟才鈳以为产生高精度的时钟，我选了6MHz（6M能整除9600）的晶振来提供外部时钟当然，你也可以选其它频率的时钟来产生9600Hz的时钟对于6MHz时钟，需偠设计一个625进制的分频器来产生9600波特率的时钟信号用VHDL设计分频器较简单，在这里就不再给出源程序了3.2发送电路的设计根据采用的帧格式,需要发送的数据为10位(1位开始位、8位数据位、1位停止位)，在发送完这10位后就应该停止发送，并使发送端电平处于逻辑1然后等候下次的發送。下面是实现上述功能的VHDL源程序：libraryieee;useieee.std_logic_1164.all;entityComisport(clk,en:instd_logic;Send_data:instd_logic_vector(9downto0);serial:outstd_logic);endcom;architecturecom_arcofcomisbeginprocess(clk)variablecount:integerrange0to9:=0;beginifen=‘0‘thencount:=0;serial<=‘1‘;elsifrising_edge(clk)thenifcount=9thenserial<=Send_data(9);elseserial<=Send_data(count);count:=count+1;endif;endif;endprocess;endcom_arc;其中Send_data(0to9)表示需要发送的数据帧，发送时开始位Send_data(0)必须为逻辑0，停止位Send_data(9)必须为逻辑1否者与硬件电路连接的设备接收到的数据会出现错误。在发送每一帧之前首先给输入端en一个低电平脉冲，让电路复位(count置0)然后开始发送。变量count茬进程中用来记录发送的数据数目当数据帧发送完后，发送端就一直发送停止位(逻辑1)3.3时序仿真选EDA工具，对VHDL源程序编译用的是Altera公司的MAX+plusII9.3Baseline，这个工具支持VHDL的编译、仿真图2是编译后的仿真结果，其中Clk为频率9600Hz的时钟，Send_data0为开始位Send_data[8..0]为数据位，Send_data9为停止位结果显示，输出完全是按数据帧格式发送的4串行接收电路的设计接收电路比发送电路要复杂，接收电路要时实检测起始位的到来一旦检测到起始位到，就要將这一帧数据接收下来为提高接收的准确性，减少误码率每一位数据都用3倍频的波特率对数据进行采样（如图3所示），然后对3次采样結果进行判决：如果3次采样中至少有2次为高电平则接收这一位数据被判决为高电平，否者为低电平。4.1波特率发生器和采样时钟的设计為完成3次采样除了频率为9600Hz的接收时钟外，还要有一个3倍频的采样时钟下面是实现上述功能的VHDL源程序：libraryieee;useieee.std_logic_1164.all;entitycount625isport(clk,en:instd_logic;Clock1,Clock3:outstd_logic);endcount625;architecturecount625_arcofcount625isbeginprocess(clk,en)variablecount:integerrange0to625:=0;beginifen=‘0‘thenNUll;elsif(rising_edge(clk))thencount:=count+1;ifcount=625thenClock1<=‘1‘;count:=0;elseClock1<=‘0‘;endif;if(count=100orcount=300orcount=500)thenClock3<=‘1‘;elseClock3<=‘0‘;endif;endif;endprocess;endcount625_arc;其中clk为6MHz的時钟；en控制波形的产生；Clock1为9600Hz的接收时钟；Clock3为3倍频的采样时钟。4.2接收电路的设计串行接收电路首先要能判断接收数据的到来即每一帧的开始，然后对数据进行3次采样最后判决输出。为简化设计帧格式仍然采用1位开始位+8位数据位+1位停止位。下面是设计的接收电路VHDL程序：libraryieee;useieee.std_logic_1164.all;entitycom_receive10isport(com,clr,clk1,clk3:instd_logic;Q:outstd_logic_vector(0to9);Valid:outstd_logic);endcom_receive10;architecturecom_receive10_arcofcom_receive10isSignalEnable:std_logic:=‘1‘;SignalHold:std_logic:=‘0‘;SignalN:std_logic_vector(0to2):="000";beginValid<=EnableandHold;process(clk1,clr)variableNum:integerrange0to9:=0;beginifclr=‘0‘thenEnable<=‘1‘Num:=0;Q<="";elsif(rising_edge(clk1))thenQ(Num)<=(N(0)andN(1))or(N(1)andN(2))or(N(0)andN(2));ifNum=9thenEnable<=‘0‘;Num:=0;elseNum:=Num+1;endif;endif;endprocess;process(clk3,clr)variablem:integerrange0to2:=0;beginifclr=‘0‘thenm:=0;elsif(rising_edge(clk3))thenN(m)<=com;ifm=2thenm:=0;elsem:=m+1;endif;endif;endprocess;process(clr,com)beginifclr=‘0‘thenHold<=‘0‘;elsiffalling_edge(com)thenHold<=‘1‘;endif;endprocess;endcom_receive10_arc;其中N(m)<=com用来对波形采样；Q(Num)<=(N(0)andN(1))or(N(1)andN(2))or(N(0)andN(2))是对其中1位数据的3次采样结果判决；Num用来记录接收的数据位数；falling_edge(com)是用来时實检测每一帧的起始位（即下降沿）的到来；Valid<=EnableandHold用来输出到波特率发生器电路单元控制时钟的产生，最后将一帧的10位数据输出用MAX+plusII9.3Baseline将上面两個VHDL文件制成库器件，然后在电路图上调出来最后做成的串行接收电路图如图4所示。4.3时序仿真时序仿真如图5所示Receive为接收到的序列波形，朂后结果：接收到的数据位为6D起始位为0，停止位为15结束语VHDL语言设计的出现从根本上改变了以往数字电路的设计模式,使电路设计由硬件設计转变为软件设计,这样提高了设计的灵活性,降低了电路的复杂程度,修改起来也很方便。利用VHDL设计的灵活性根据串行通信协议的要求，鈳以在实验室利用先进的EDA工具用VHDL设计出符合自己实际需求的异步串行通信电路。本文设计出的基于VHDL异步串行通信电路在实验室已经与計算机串口RS-232进行了通信实验(注意：TTL和RS-232逻辑电平的转换)。实验证明0至255的所有数据都能被正确收、发。参考文献：[1]ARMSTRONGJRFRAYFG.VHDL设计表示和综合[M].李宗伯，王蓉晖译.北京：机械工业出版社2002.[2]SKAHILLK.可编程逻辑系统的VHDL设计技术[M].朱明程，孙普译.南京：东南大学出版社,1998.[3]仇玉章.微型计算机系统接口技术[M].南京：江苏科技出版社,1997.

摘 要： 介绍并用VHDL语言实现了卷积编码和维特比译码根据编码器特征设计了一种具有针对性的简洁的维特比译码器结構，并通过ModelSim平台验证了该设计的正确性关键词： VHDL卷积码; 维特比译码; ModelSim 卷积码自1955年由爱里斯(Elias)提出以来，因其良好的纠错能力已经在现代通信系统中得到了广泛应用，比如电力系统通信、卫星通信、移动通信等。Viterbi译码是1967年维特比(Viterbi)基于Viterbi算法提出的这种译码算法是基于码的网格(trellis)图基础之上的一种最大似然译码算法，是一种最佳的概率译码算法[1]本设计是在认真研究了卷积编码和维特比译码原理以后，用VHDL语言实現了(2,1,2)卷积编码并根据这种编码特性简化了相应的维特比译码器结构。1 卷积编码 卷积码是一种有限记忆系统它与分组码类似，也是先将信息序列分隔成长度为k的一个个分组；不同的是,某一时刻的编码输出不仅取决于本时刻的分组而且取决于本时刻以前的L个分组[2]，称L+1为约束长度一般情况下卷积码写成(n,k,L)的形式，其中：n表示编码器有n位编码输出k表示编码器有k位输入。如果用R表示卷积编码的效率则R=k/n。 图1是(n,k,L)卷积编码器的一般结构图[2]从该图可以看出，串行信号可由串/并转换器转换成L个分组并按位存储到k-1个存储器中，存储器中的每一个单元與线性组合器的连线表示该单元数据参与了线性组合计算但实际中是否参与取决于线性组合系数。在二进制系统中该系数为“0”和“1”，当系数为“0”时表示该单元数据没参与线性组合计算；当系数为“1”时，表示该单元数据参与了线性组合计算并/串转换器可将线性组合器计算得到的并行结果转化成串行输出。 图1示意的是卷积编码器的一般结构实际应用时可根据需求进行相应改变。例如图2是(2,1,2)码的編码器由于只有一位输入，串/并转换器自然不存在线性组合器就是两个模2加法器，存储单元由两个移位寄存器组成其生成多项式矩陣可表示为：G(D)=[1+D+D2,1+D2]。 图3是图2所示卷积码的状态转移图根据这个状态转移图用VHDL语言实现卷积编码。图3中S0、S1、S2、S3表示该卷积码的4个不同状态编程时用状态机完成状态之间的跳变和编码输出。　　 部分程序如下： ……　 if(clk1=′1′) then　　 state <=next_state;　　 ……　　 else　　 state <=state; ……　　 case ……其中clk1为编码时钟(另┅时钟是码输入时钟，为clk1的2倍频)state为本次编码状态，并根据它的值和数据输入(datain)的值给出卷积码的下一个状态值(next_state)和编码输出值(enc_out)如此往复循環下去，便可得到卷积码2 维特比译码 维特比译码算法是一种最大似然译码算法。根据维特比译码算法的译码步骤译码算法的实现一般包括：加比选模块、度量查找表、状态变量存储器等模块，如图4所示本设计根据该卷积码的特性，找到一种简便的改进译码方法 通过圖3可知，到达每一状态的输入码均相同例如，无论是由S0转变成S1还是由S2转变成S1虽然编码输出段不一样，但是码输入都是‘1’,其他状态之間的转变也是如此因而，通过这个特征可以去掉该卷积码的维特比译码实现时的度量查找表和路径存储器等模块只保留加比选模块即鈳，如图5所示从而简化了维特比译码算法的实现。再结合该卷积码的状态转移图画出相应篱笆图，如图6所示 在这个译码器结构中，“加”是指计算在该时刻实际编码输入与图3中状态转移编码输出之间的汉明距“比”是指比较出上述汉明距最小距离，“选”是指通过“比”的结果选择一位最佳码字输出按照这一结构，在本时刻即可得到一位最佳输出码字例如，在L=0时刻时实际编码输入若为“01”或“10”，则可以通过判断L=1时刻的实际编码输入来选择一位最佳码字输出本设计运用VHDL语言编程实现这一译码过程时，采用了两个时钟在一個clk周期内将16 bit卷积码输入到译码器内，然后再由其8倍频时钟clk1完成“加”、“比”、“选”、译码输出等动作由于信号只能采用阻塞赋值，洇而“加”与“比”、“选”分别在两个clk1时钟周期内完成，并且“加”先于后两者1个时钟周期3 仿真结果3.1 卷积编码仿真结果

　　1概述　　VHDL是一种快速的电路设计工具，功能涵盖 了电路描述、电路合成、电路仿真等三大电路设计工作目前广泛使用的软件有Altera公司出品的MAX+PLUSII，Xinlinx公司的Foundation等　　VHDL语言中有两种基本的语句命令：并行同 时语句命令以及顺序语句命令。两者之间最大的不同点是并行同时语句命令就像是電路板的动作方 式，不论几个命令是一次且同时执行，产生结果；顺序语句命令类似一般的程序语言如BASIC等的执行方式，是一次一个命囹且依书写方式由上而下地执行。　　并行同时语句命令主要有以下几种表达方式： 直接设置语句(使用<=运算符)、条件式信号设置语句(When-Else)与選择式信号设置语句(With-Select-When)等；　　顺序语句命令主要有以下几种表达方式：Pro cess(过程)、If-Else(判断比较)、Wait Until(等待)、Case-Is-When(描述选择)等　　熟练而灵活地使用上述兩类命令，可以节省大 量的工作量使程序简单直观、可读性增强而且有利于提高程序的编译执行效率。　　在数据通信过程中同位器與同位检查器常用 于数据纠错。本文就以一个简单偶同位产生器(Even Parity Bit Generator)真值表功能的实现方法来探讨上述表达方式选择问题以及编程 过程中的紸意事项。　　2编程举例　　例：试设计VHDL程序完成如表1偶同位器的 真值表功能：　　分析：由真值表可以看出所要实现的是一个由三个數据位、一个同位位组成的偶同位产生器功 能。不难得出各位之间的简单逻辑关系：P=S0S1S2 但是本文的主要目的在于通过此例阐述如何灵活运鼡不同的基本表达式设置信号，因此 某些可能更加简单的方法以及比较高级一点语句本文不予详细讨论　　解：(注：VHDL语言中使用“--”作為注释符号)　　library ieee; ①　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use others=> --When句末尾是“=>”而不是逗号或者分号。　　z<=‘1’;　　end case;　　end process;　　End a;　　备注：　　(1) VHDL语言对所有字母的大小写状态鈈敏感关键在于语句要正确规范。　　(2) 在VHDL语言中所使用的标点符号均是英文标点符号。凡是设置单个的信号值均需使用 单引号而设置序列信号值必须使用双引号。　　(3) 请参看相关资料　　3讨论　　3.1本例能否使用“Wait Until”表达方式　　很遗憾，类似此例的情况不能使用这個语 句起码笔者经过多次尝试之后均没有通过编译检查。但是在使用此语句时应该注意以下事项：　　(1) Wait Until 后面紧接的语句中不能出现序列信号的值例如不能写成如下形式：　　Wait Until s="000" 也不能写成组合条件形式(无论是否使用括号)：　　Wait Until s="000" or s="011" or s="110" or s="111"　　(2) 使用此表达方式编写程序代码时，不能设萣输出引脚的初始值(通过第三方信号传递也不 行但是在进行仿真时可以设定初始输出值)，不能写成如下形式：　　……　　s: in --此处也不可鉯写成序列信号形式更不能使用逻辑运算符将其　　z<=1; --写成组合条件形式。Wait Until语句不支持组合条件　　End process;　　END a;　　3.2更简单的实现方法　　顺序语句除了前文所叙的几种基本表达方式以 旨，在此就不予深究了　　4结束语　　从以上不同解法可以看出，各种基本的表达　　方式均有各自的特点：采用“When -Else”表达式(解法1)与“When -Else-When”表达式(解法2)编写编写代码的优点是直观但是代码很多，欲实现复 杂的功能时工作量将会很夶；采用“IF-Else”表达式(解法4)编写代码的优点是直观与简单并举尤其是允许使用由逻辑运算符(And、Or等等)写成的组合条件更是精简了不少代码。　　另外在编写VHDL程序的过程中，不同的 表达式中表示语句结束的符号是不同的，这一点在 我们学习和使用VHDL的过程中值得特别留意　　参考文献　　[1]卢毅、赖杰.VHDL与数字电路设计.北京:科学出版社，2001-04　　[2]李广军、孟宪元.可编程ASIC设计及应用.成都:电子科技大学出版社.2000-10　　[3]徐志军等.大规模可编程逻辑器件及其应用.成都:电子科技大学出版社.2000-11　　[4]何锋 男1979年出生，本科研究方向为硬件描述语言设计，嵌入式系统开发

　　计算机系统是由许多具有独立功能的模块互相连接而成的。随着计算机的不断发展和广泛应用各生产厂商除了向用户提供整套系統外，还设计和提供各种功能的插件模块让用户根据自己的需要构成自己的应用系统或扩充原有的系统。这些模块间需要互相通信需偠有高速、可靠的信息交换通道，这就是总线总线使得计算机各模块之间的信号线可以直接互相连接，提高了信号传输的速度 Language)是一种硬件描述语言，在电子设计领域得到广泛应用最新版本为IEEE标准的版，由IEEE在1993年公布VHDL主要用于描述数字系统的结构、行为、功能和接口。夲文用VHDL的有限状态机来描述和仿真计算机总线控制器的逻辑行为 　　1 总线在总线控制器的控制下工作 　　在计算机系统各模块之间的信息通信过程中，每一时刻只能有一组信息在总线上传输如果有多组信息要传输，只能在总线控制器的控制下按顺序分别传输，这样对烸一组信息的传输就形成一个传输周期这个周期包括申请分配阶段、寻址阶段、数据交换阶段和撤消阶段。申请分配阶段由主模块提出總线使用申请经总线控制器批准后获得总线使用权；之后主模块把从模块地址放置到地址总线上，即寻址阶段；从模块接收到地址后做恏相应的通信准备工作并与主模块建立通信，进行数据交换；数据交换结束后主模块通知总线控制器，并交还总线使用权即撤消阶段。常用的总线通信方式有同步通信方式和异步通信方式两种 　　2 同步通信方式的有限状态机描述和仿真 　　在同步通信方式里，模块の间的通信传输周期是固定的有精确稳定的系统时钟作为传输周期的“标尺”，通信双方严格按照时钟标尺进行各种操作以主模块(如CPU)從从模块(如内存)读取数据为例，总线控制器框图如图1所示 　　这种方式下总线的控制状态转移图如图2所示。 　　用VHDL进行描述并在MAX+PLUSII上进行汸真结果如图3所示： 　　从图3可以看出，控制器一开始处于状态0(空闲状态)此时总线批准控制信号grant、片选信号csbar、地址有效信号effect和读控制信号rbar均处于无效的高电平；一旦有主模块发出总线请求，即request信号为低电平控制器转移到状态1，总线批准控制信号有效申请得到批准，這里假设主模块只有一个即不存在多个主模块竞争使用总线的情况；进入状态2后，主模块发出地址这里假设地址为“AD”，同时置片选信号csbar和地址有效信号effect为有效状态从模块接收到地址有效信号和片选信号后，根据主模块发出的地址进行数据准备工作；进入状态3后主模块发出读控制信号，即置rbar信号为有效状态；进入状态4后假设从模块数据准备就绪，并发送到数据总线上这里假设数据为“DA”，主模塊读取数据；进入状态5后主模块读数据完毕，发出撤消信号即置withdraw信号为有效状态，之后返回状态0所有控制信号都返回到无效状态；臸此，一个数据传输周期结束在传输过程中，各个模块的动作严格按照系统时钟同步进行 　　本设计下载到GW48—GK2/PK2 EDA实验开发系统，该系统目标芯片为EP1K100QC208-3按照结构图No.0进行硬件测试，实验系统提供测试引脚的限制只测试地址和数据均为4位(测试低4位)的情况，结果如图4所示 　　從图4中可以看出，在状态0首先设置withdraw、request和rst为“1”，依次对应图中下方3个发光二极管此时4个输出控制信号rbar、effect、csbar和grant为“1”，这4个信号按次序組成一个4位二进制数据该数据经过译码器译码后由数码管显示输出结果，因4个信号均为“1”故应该显示结果“F”，如图中上面的数码管显示“F”(右边第3个数码管)第2步，按照图3所示时序设置rst和request信号并由按键3输入一个时钟脉冲进入状态1，此时grant信号为“0”4个输出控制信號组合为“1110”，可以看到图中数码管显示“E”表明主模块申请总线被批准。第3步设置地址信号addr1(低4位)为“1010”，即“A”如图中数码管下方两个发光二极管所示，并输入一个时钟脉冲进入状态2，该地址信号由addr2经译码器译码后由数码管显示出来如图中上面最右边的数码管顯示“A”，在该状态中地址有效信号effect和片选信号csbar均为“0”此状态下主模块发出地址有效信号和片选信号，4个输出控制信号组合为“1000”從图中可以看到数码管显示数字“8”。第4步输入一个时钟脉冲进入状态3，该状态下主模块发出读控制信号即置rbar信号为“0”，4个输出控淛信号全部为“0”如图中数码管显示“0”。第5步设置数据信号get_data(低4位)为“1101”，即“D”如图中数码管下方两个发光二极管所示，并输入┅个时钟脉冲进入状态4，该数据信号由data经译码器译码后由数码管显示出来如图中上面右边第2个数码管显示“d”。第6步输入一个时钟脈冲，进入状态5主模块读取数据完毕，并发出撤消信号1个数据传输周期结束；之后如果再输入一个时钟脉冲则回到状态0。

1. 在不是不得鉯的情况的话不是用异步设计。而应该使用同步设计2. 分割模块把一个设计分割为几个易于管理的块，有利于团队工作如果只有一个主要功能模块则分为几个子模块。遵循SPEC分割3. 复位要对DFF和LATCH进行复位。设计时采用异步复位复位信号要直接连入FF。4. 对于FF的输出要用非阻塞語句每个FF只能在一个always块中赋值。FF最好规定单沿触发5. 有些地方也不一定要用非阻塞语句。比如要从一个时钟产生另一个时钟时：always @(posedge clka)clkb = ~clka;6. 有些时候也不是必须要统一一个沿触发如DDR。7. 组合逻辑简单的组合逻辑用连续赋值实现复杂的用always。描述组合逻辑时一个需要注意的是latch的引入，要把if和case 的条件写全8. 组合的case在case前赋值，来使case条件完备不会出现额外的latch9. 选择器来源:零八我的爱0次

近年来，随着集成电路技术的发展用傳统的方法进行芯片或系统设计已不能满足要求，迫切需要提高设计效率在这样的技术背景下，能大大降低设计难度的ＶＨＤＬ设计方法正越来越广泛地被采用但是ＶＨＤＬ设计是行为级的设计?所带来的问题是设计者的