锁存器问题求教 - FPGA/CPLD - 电子工程世界-论坛
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锁存器问题求教
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一粒金砂（初级）, 积分 0, 距离下一级还需 5 积分
一粒金砂（初级）, 积分 0, 距离下一级还需 5 积分
我做了一个高电平触发的锁存器，定义：D为数据输入端，Q为输出端，OE为使能端，G为控制端
当OE=1时，Q端为高阻太
当OE=0时，若G=1，则Q=D;若G=0,则Q保持不变。
出现的问题：综合后多了一个Q_13锁存器，请问这是为什么？
module suocunqi(D,OE,G,Q);
& & & & input OE,G;
& & & & input&&D;
& & & & output&&Q;
& & & & reg&&Q;
& & & & always @(D,OE,G)
& & & & & & & & & & & & if(OE==1)& & & &
& & & & & & & & & & & & & & & & Q&=1'
& & & & & & & & & & & & else
& & & & & & & & & & & & & & & & if(G) Q&=D;& & & &
综合后的逻辑结构如图：
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一粒金砂（初级）, 积分 0, 距离下一级还需 5 积分
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多的是Q_14锁存器
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一粒金砂（中级）, 积分 8, 距离下一级还需 192 积分
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多出的触发器，是为三态输出
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八D型透明锁存器和边沿触发触发器
[OCTAL D-TYPE TRANSPARENT LATCHES AND EDGE-TRIGGERED FLIP-FLOPS]
&&SN74LS373PDF文件：
描述：&&八D型透明锁存器和边沿触发触发器[OCTAL D-TYPE TRANSPARENT LATCHES AND EDGE-TRIGGERED FLIP-FLOPS]文件大小：&&695 KPDF页数：
&&28 页联系供应商：&& 品牌Logo:
&&&&TI [ TEXAS INSTRUMENTS ]
SN74LS373&&
SN74LS373&&
SN74LS373&&
■■16+■■&
SN74LS373&&
SN74LS373&
八D型透明锁存器和边沿触发触发器 [OCTAL D-TYPE TRANSPARENT LATCHES AND EDGE-TRIGGERED FLIP-FLOPS]
SN54LS373 ， SN54LS374 ， SN54S373 ， SN54S374 ，SN74LS373 ， SN74LS374 ， SN74S373 ， SN74S374八D型透明锁存器和边沿触发触发器SDLS165B - 1975年10月 - 修订2002年8月典型应用数据双向总线驱动器产量控制11D2D3D4D5D6D7D8D1Q2Q3Q4Q5Q6Q7Q8Q1Q2Q3Q4Q5Q6Q7Q8Q1D2D3D4D5D6D7D8D产量控制2时钟1公共汽车交流时钟钟2HH双向数据总线1’LS374or’S374C双向数据总线2时钟1C’LS374or’S374钟2时钟电路总线交换器可扩展的4字由8位通用寄存器文件“ LS374或” S3741/2 SN74LS139或SN74S139G启用选择ABY0Y1Y2Y3“ LS374或” S374“ LS374或” S374“ LS374或” S3741/2 SN74LS139或SN74S139Y0AY1BY2GY3时钟SELECT时钟邮政信箱655303o达拉斯，德克萨斯州7526513您是不是在找：
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请教关于74LS373锁存器的问题
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用74LS373做端口扩展
373的OE接地，LE接P2.0；
P1接数据输入。
P1=0x00; 送数据
P20=1; 开锁存
P20=0; 锁数据
但是怎么都锁不住
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LE的时序错了
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LE的时序错了
请教正确的时序应该是怎样的
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感觉时序没错
晴天响霹雳，平地一声雷。
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LE由高变低时，最好加一下延时，或者加空语句
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你怎么知道没锁住，请上图。
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为什么你不用数据总线P0而要用P1来向74LS373传送数据。
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时序是可以的
我怀疑是 STC 单片机的问题. 作为增强的 51 芯片, STC 对 IO 口功能做了提升, 结果是 IO 口使用前需要初始化的代码来进行配置.
欢迎进入 ！
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加过，但是还是不起作用
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你怎么知道没锁住，请上图。
我做的一个LED光带，每个板24个LED ，用3组端口控制，一共有8块板。
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时序是可以的
我怀疑是 STC 单片机的问题. 作为增强的 51 芯片, STC 对 IO 口功能做了提升, 结果是 IO 口使 ...
我明白你的意思。你应该是指STC单片机的端口都可以配置成高阻、推完、弱上拉、开漏这四种状态吧。
不过我这个不是这个问题
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为什么你不用数据总线P0而要用P1来向74LS373传送数据。
我做的一个LED光带，分成8块电路板，每张板24个。
我用的P0\P1\P2口做24根数据总线，P3口做8张电路板的选择控制。
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没有办法解决。最后只能稍微牺牲点亮度，使用动态扫描解决
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74ls374引脚图及功能真值表
八上升沿 D 触发器(3S,时钟输入有回环特性)简要说明:374为具有三态输出的八 D 边沿触发器,共有 54/74S374 和 54/74LS374 两种线路结构型式，其主要电器特性的典型值如下(不同厂家具体值有差别):型号 fm PD54S374/74S374 100MHz 450mW54LS374/74LS374 50MHz 135mW374 的输出端 O0~O7 可直接与总线相连。当三态允许控制端 OE 为低电平时，O0~O7 为正常逻辑状态，可用来驱动负载或总线。当 OE 为高电平时，O0~O7 呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。当时钟端 CP 脉冲上升沿的作用下，O 随数据 D 而变。由于 CP 端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善400mV。引出端符号：D0～D7 数据输入端OE 三态允许控制端（低电平有效）CP 时钟输入端O0~O7 输出端74ls374引脚管腿图：
74ls374逻辑图和功能真值表：
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