怎么在Verdi波形中显示Verilog加密的文件

来源：蜘蛛抓取(WebSpider) 时间：2016-12-28 07:50 标签：

 我在设计中需要使用使用VHDL写的test bench 模块代码中有verilog，也有VHDL我对VHDL不太熟悉，这是第一次使用VHDL的test bench进行仿真出现了好几个问题，记录一下：

这里需要注意如果test bench是verilog，我们使用如丅的do文件

当然大家可以根据自己的需要修改这个文件但是需要注意的是需要编译novas_vlog.v文件，以及库libpli.so

这里需要注意的是差别，我们需要增加┅个novas库

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