我用quartus ii顶层设计在进行顶层文件原理图编写过程中，出现报错，但是我都是按照老师的ppt连得。求解决方案。

来源：蜘蛛抓取(WebSpider) 时间：2016-07-09 19:11 标签： quartus ii原理图输入
使用Quartus绘制系统顶层图
在使用硬件描述语言编程的时候，我们常常会把程序写成一个一个的小模块，这最终涉及到后面将所有的模块连接在一起，使用Top—Down的编程方式的确是一个不错的选择，阅读夏宇闻老师的《Verilog数字系统设计教程》时候，发现有一些语句不能被综合，我尝试了很多次，最后还是没能解决掉问题。这也与我的急功近利和没有静下心来阅读与学习有关吧。项目的时间比较紧，没有那么多的时间来研读每一个知识点，只能根据应用指导着选择性学习。
跟着项目走，现在到了要将所有的模块综合到一起的时候了，由于语言的使用总是行不通，但是项目也不能死在这里啊，最后在师兄的指点下终于找到了一个简单可行的方法——构建顶层图。
啰哩啰嗦的讲了那么多的废话，现在言归正传了。构建系统原理图之前，我们要建立相应的原理图文件。New -& Block Diagram/Schematic File
,OK。可以看见有一个新的后缀名为.bdf的文件生成吧，那就对了。
第二步，将主页面放在.v上，就是说是能够看到程序的页面啦，然后再选择File& -& Create/_Update
-& Create Symbol Files for Current
File.在.bdf文件的空白处左键双击一下，就能看见弹出了一个Symbol的的窗口，接下来的就凭感觉能知道怎么弄了吧。对！在左边窗口处选择需要的器件，在Project下是自己写的文件生成的原理图，在下面的一个文件夹是自带的一些已经封装好的文件。
OK了之后就可以开始构建原理图了，有一些小的功能就不说了，找到了大地方，小要素自己尝试着弄一下就出来了。
使用这个方法，最后在完成了之后还要加上output和input的管脚，因为这些管脚是你系统的输入和输出管脚，在.v文件中写的哪一些input和output管脚是模块的输入输出。管脚的命名最好和模块端口对应起来，至于不对应会出现什么情况我也没有尝试过，如果原理图比较复杂，可能会想用到网络线，那么久需要将线进行标号，注意了，线的标号也要和端口的名字一致，或者说是两处连线要一致。
网络标号怎么写，可能会因为使用的quartus的不同有不同的方法吧，至少有的人在线上面双击就出来了，我使用的是9.0版本，双击出不来，所以就使用其他的方式实现这个标号。在线上右击，选择Properties这样就出来了。如果想表示总线，在命名的时候也要和端口保持一致，例如Addr[5..0]。
好啦！关于系统顶层图的介绍就到这里了，这个方法比使用线连接的方法简单，至于有没有什么缺点，暂时也不知道，如果看官知道，麻烦不吝赐教。
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第5篇QuartusII应用初步89675.ppt 78页
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第5章　 QuartusII应用初步5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.1基本设计流程5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.2引脚设置与硬件验证5.3嵌入式逻辑分析仪使用方法5.3嵌入式逻辑分析仪使用方法5.3嵌入式逻辑分析仪使用方法5.3嵌入式逻辑分析仪使用方法5.3嵌入式逻辑分析仪使用方法5.3嵌入式逻辑分析仪使用方法5.3嵌入式逻辑分析仪使用方法5.4编辑SignalTapII的触发信号5.4编辑SignalTapII的触发信号5.4编辑SignalTapII的触发信号5.5原理图输入设计方法5.5原理图输入设计方法5.5原理图输入设计方法5.5原理图输入设计方法5.5原理图输入设计方法5.5原理图输入设计方法5.5原理图输入设计方法5.5原理图输入设计方法5.5原理图输入设计方法5.5原理图输入设计方法5.5原理图输入设计方法5.5原理图输入设计方法5.5原理图输入设计方法习题习题习题实验与设计实验与设计实验与设计实验与设计实验与设计实验与设计实验与设计实验与设计实验与设计实验与设计实验与设计实验与设计实验与设计实验与设计5-5概述Assignments菜单中AssignmentEditor的功能，举例说明。5-6用74148和与非门实现8421BCD优先编码器，用三片74139组成一个5-24译码器。5-7用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示。5-8用原理图输入方式设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。5-9基于原理图输入方式，用D触发器构成按循环码(000-&001-&011-&111-&101-&100-&000)规律工作的六进制同步计数器。5-10基于原理图输入方式，应用4位全加器和74374构成4位二进制加法计数器。如果使用7、D触发器和非门来完成上述功能，应该有怎样的电路？5-11用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的74163，试完成同样的设计。5-12用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。5-13用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码权重。5-1设计含异步清零和同步加载与时钟使能的计数器 (1)实验目的：熟悉QuartusII的Verilog文本设计流程全过程，学习计数器的设计、仿真和硬件测试。掌握原理图与文本混合设计方法。(2)实验原理：参考4.3.2节。实验程序为例4-21，设计流程参考本章。(3)实验内容1：根据5.1节在QuartusII上对例4-21进行编辑、编译、综合、适配、仿真。说明例中各语句的作用。给出其所有信号的时序仿真波形，根据波形详细描述此设计的功能特点，包括RST、EN、LOAD、DATA，CLK等信号等异步和同步特性。查阅编译后的计数器的时序特点，从时序仿真图和编译报告中了解计数时钟输入至计数数据输出的延时情况，包括设定不同优化约束后的改善情况；以及当选择不同FPGA目标器件后的延时差距及毛刺情况，给出分析报告。(4)实验内容2：用不同方式锁定锁定以及硬件下载测试。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。硬件实验中，注意测试所有控制信号和显示信号，包括RST、EN、LOAD、DATA等的同步、异步特性，进位信号等。时钟CLK换不同输入：手动有抖动或无抖动键输入，1Hz或4Hz时钟脉冲输入，这需要辅助实验板才能获得。辅助实验板的具体用法参考附录1.2。第8章将介绍如何硬件去抖动。(5)实验内容3：使用SignalTapII对此计数器进行实时测试，流程与要求参考本章
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