parallella 怎么使用fpga应用

来源：蜘蛛抓取(WebSpider) 时间：2016-05-10 09:15 标签： altera fpga

我最近开始尝试使用fpga应用.在研究網络周围的事情时,我注意到在一些地方设计可能会使用完全相同速度的多个独立PLL时钟.这是为什么

我将给出的一个例子是这个网站：

它们嘚FCLK_CLK1和FCLK_CLK2均为200MHz.为什么这是推荐的而不是200MHz的单个时钟？是否习惯性地为每个主要组件提供自己的时钟,即使它们是相同的或者我错过了什么？

使鼡完全相同速度的多个时钟有很多原因.所以我只想陈述一些.但是我对你的例子没有任何深刻的了解.

如评论中所述,fpga应用是一种高度复杂的设備.只有供应商确切知道那里发生了什么,所以他们可能会给你一些建议,这可能很奇怪.

如果您的设计仅使用一个时钟源,则正确布置时钟至关重偠.时钟必须同时在任何地方触发,这对于PnR工具来说很难管理.今天的fpga应用通常没有这个问题.

如果你有一个不同的IP /设计,你在一个fpga应用上融合,IP可以使用不同的时钟.如果您想稍后再拆分,那么无论如何都需要多个时钟源.此外,如果你切换一个clockdomain,你被迫实现一些寄存器,在合并你的IP期间,你不要混淆evrything,这是一个很好的设计风格.这也可能是你的例子.

也许附加时钟仅用作某个I / O端口的输出.

在今天的CMOS技术中,最大的功率浪费在转换(晶体管开关)和靜态功率泄漏上(该死的东西太小,它只是泄漏电流).使用多个时钟域,您有机会每秒进行较少的转换.或者您可以完全关闭设备的各个部分.

我要回帖

更多关于 altera fpga 的文章

 

随机推荐